JPH0626307B2 - パルス発生回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は所定のパルス数のシリアルパルス信号を出力す
るパルス発生回路の改善に関するものである。

［従来の技術］ 従来のパルス発生回路としては、マイクロプロセッサに
より１周期中に出力するパルス数を設定したところで、
一定周波数でシリアルパルス信号を出力するものがあっ
た。

しかし、このパルス発生回路では、出力パルス信号の周
波数が一定であるため、出力信号は第４図に示すよう
に、バースト状のパルス信号になる。このため、出力パ
ルスの受側が例えばパルスモータの駆動回路であったり
すると、パルスモータの回転が円滑でなくなるという問
題点が生じる。

このような問題点を解決したパルス発生回路として、本
出願人による特願昭６２−１６８０９９号の出願明細書
に記載されたものがあった。

このパルス発生回路は、１周期に発生するパルス数に応
じて、最適な出力パルス周期を与えるデータをメモリか
ら読み出し、このデータをＤＤＡ（Ｄｉｇｉｔａｌ Ｄ
ｉｆｆｅｒｅｎｔｉａｌ Ａｄｄｅｒ）回路にセット
し、ＤＤＡ回路の桁上がり信号により滑かなパルス信号
を発生するものである。

［発明が解決しようとする問題点］ しかし、このパルス発生回路では、マイクロプロセッサ
が１周期の出力パルス数を設定したタイミングでシリア
ルパルスを発生する構成になっている。このため、マイ
クロプロセッサの割り込み処理等により、第５図に示す
ように、設定タイミングがずれると、設定数分のパルス
を出力し終わらないうちに次の周期の出力パルス数の設
定が行なわれてしまうことがある。これを防止するに
は、マイクロプロセッサのソフトウェアを、設定タイミ
ングのばらつきが極力小さくなるソフトウェアにしなけ
ればならない。このため、ソフトウェアにかかる負担が
大きくなるという問題点があった。

本発明はこのような問題点を解決するためになされたも
のであり、ソフトウェアが規定するタイミングのずれに
影響されることなく、なめらかなパルスを設定数だけ発
生できるパルス発生回路を実現することを目的とする。

［問題点を解決するための手段］ 本発明は、 １周期中に発生するパルス数がセットされ、パルスが入
力されるとカウントが変わり、セット値だけカウントが
変わったところでカウントアップ信号を出力するカウン
タと、 前記カウンタのセット値に対応した最適な出力パルス周
期を与えるデータが格納されたメモリと、 ハードウェアにより与えるトリガ信号で起動されると、
前記メモリをイネーブルにし、前記カウンタのセット値
をアドレス信号として前記メモリから最適な出力パルス
周期を与えるデータを読み出させるとともに、読み出し
たデータをラッチするためのラッチ信号を発生する起動
手段と、 前記ラッチ信号が発生したときに前記メモリから読出さ
れたデータをラッチし、このデータに応じた周期で桁上
がり信号を出力するＤＤＡ回路と、 前記カウンタがカウントアップ信号を発生したときに桁
上がり信号の通過を禁止してシリアルパルス信号の出力
を終了させるパルス禁止回路、 を具備したことを特徴とするパルス発生回路である。

［実施例］ 以下、図面を用いて本発明を説明する。

第１図は本発明にかかるパルス発生回路の一実施例の構
成ブロック図である。

第１図で、１は１周期に発生するパルス数のデータを保
持し出力するラッチである。ラッチ１に保持するデータ
は１６ビットデータで、このデータは８ビットデータバ
スＤ０〜Ｄ７により時分割に与えられる。

２はカウンタ例えばダウンカウンタであり、ラッチ１が
出力したデータがセットされ、パルス信号が入力される
毎にダウンカウントし、カウントが０になったところで
カウントアップ信号ＣＵを発生する。このカウンタは１
４ビットカウンタで、セット値は１６ビットデータバス
ＩＤ０〜ＩＤ１５により与えられる。

３はロジック回路であり、ＰＬＯＡＤＬ，ＰＬＯＡＤ
Ｈ，ＳＹＮＣ／ＡＳＹＮＣ，ＴＲＲＩＧＥＲ信号が与え
られている。

ＰＬＯＡＤＬ，ＰＬＯＡＤＨ信号はラッチ１に保持する
１６ビットデータのうち、下位バイトと上位バイトを時
分割にラッチするために用いる信号である。これらの信
号はナンドゲート３１，３２を介してラッチ１に与えら
れるとともに、オアゲート３３，３４とアンドゲート３
５，３６を介してダウンカウンタ２にも与えられる。

ＳＹＮＣ／ＡＳＹＮＣ信号は同期／非同期動作の切換信
号である。この信号はナンドゲート３１，３２、オアゲ
ート３３，３４、アンドゲート３７に与えられている。
同期と非同期の動作については後述する。

ＴＲＲＩＧＥＲ信号は出力パルス数の設定のトリガをか
ける信号である。この信号はアンドゲート３７に与えら
れる。

４はモノマルチバイブレータであり、ＣＬＯＣＫ信号で
動作し、アンドゲート３７の出力が与えられ、出力をア
ンドゲート３５，３６に与える。

５はメモリであり、ダウンカウンタ２のセット値で定め
られるアドレスに、セット値に対応した最適な出力パル
ス周期を与えるデータが格納されている。このメモリ５
としては、外付けのＲＯＭ等が用いられる。

６はシーケンサであり、ＣＬＯＣＫ信号で与えられるタ
イミングで動作し、アンドゲート３６の出力信号のレベ
ルをもとに、ＴＲＲＩＧＥＲ信号により起動される。シ
ーケンサ６は起動されると、イネーブル信号ＲＯＭＯＥ
によりメモリ５をイネーブルにし、ＤＬＡＴＣＨ，ＵＬ
ＡＴＣＨ信号を発生し、ＧＡＴＥ信号を発生する。メモ
リ５がイネーブルになると、アドレスバスＲＡ１〜ＲＡ
１４によりセット値で定られる１４ビットのアドレスが
メモリ５に送られる。

７は第１のフリップ・フロップ、８は全加算器、９は第
３のフリップ・フロップで、これらによりＤＤＡ回路が
構成されている。

第１のフリップ・フロップ７は、メモリ５から読み出さ
れたデータをラッチし出力する。

読み出されるデータは１６ビットデータで、読み出しデ
ータの伝送は８ビットのデータバスＲＤ０〜ＲＤ７によ
り行なわれる。このため、読み出しとラッチは時分割で
行なわなければならない。読み出しの時分割は、シーケ
ンサ６から１ビットのアドレスバスＲＡ０により伝送さ
れる信号により行う。

ラッチの時分割はＤＬＡＴＣＨとＵＬＡＴＣＨにより行
う。

全加算器８は、第１のフリップ・フロップ７の出力を受
けるとともに、加算値を第２のフリップ・フロップ９に
与える。

第２のフリップ・フロップ９には、全加算器８の加算値
と後述するパルス禁止回路からのＡＤＤＥＲ ＣＬＯＣ
Ｋとするが入力されている。第２のフリップ・フロップ
９は、ＡＤＤＥＲ ＣＬＯＣＫのタイミングで全加算器
８の加算値をラッチし、この値を全加算器８の入力部に
帰還する。

全加算器８は第１のフリップ・フロップ７と第２のフリ
ップ・フロップ９の出力を加算し、加算値を第２のフリ
ップ・フロップ９に与える。第２のフリップ・フロップ
９はラッチしたデータの最上位ビットが変わる毎に桁上
がりのパルス信号Ｆを発生する。桁上がり信号ＦがＤＤ
Ａ回路の出力になる。

第１のフリップ・フロップ７、全加算器８及び第２のフ
リップ・フロップ９は１６ビットデータを扱うものであ
る。

１０はパルス禁止回路であり、ダウンカウンタ２がカウ
ントアップＣＵ信号を発生する前は桁上がり信号Ｆを通
過させて外部に出力するとともにダウンカウンタ２に与
え、カウントアップ信号が発生すると、禁止状態になっ
て桁上がり信号Ｆの通過を禁止する。外部に出力された
桁上がり信号がパルス発生回路の出力信号になる。ま
た、パルス禁止回路１０は、禁止状態にないときはＣＬ
ＯＣＫ信号を通過してＡＤＤＥＲ ＣＬＯＣＫとして第
２のフリップ・フロップ９に与え、禁止状態にあるとき
はＣＬＯＣＫ信号の通過を禁止する。

１１はエラー検出回路であり、アンドゲート３５とパル
ス禁止回路１０からの禁止状態にあるか否かの信号Ｓが
与えられ、これらの信号をもとに、シリアルパルスの発
生中にダウンカウンタ２に新たな出力パルス数がセット
されると、エラー信号ＥＲＲＯＲを発生する。信号Ｓ
は、パルス発生回路が出力パルス数を設定できる状態に
あるか否かをマイクロプロセッサに知らせるハンドシェ
イク信号になる。

ここで、請求の範囲でいう起動手段は、ロジック回路
３、モノマルチバイブレータ４及びシーケンサ６に相当
する。

ＰＬＯＡＤＬ，ＰＬＯＡＤＨ，ＣＬＯＣＫ，データバス
の伝送信号はマイクロプロセッサから与えられる。

次に、このような回路の動作を説明する。

第２図はＳＹＮＣ／ＡＳＹＮＣ信号がローレベルの場合
の各信号のタイムチャートである。この場合は、マイク
ロプロセッサが実行するソフトウェアにより出力パルス
数設定のタイミングが与えられる。また、アンドゲート
３７は閉じていてＴＲＲＩＧＥＲ信号の通過は禁止され
ている。

ＰＬＯＡＤＨ，ＰＬＯＡＤＬ，ＵＬＡＴＣＨ，ＤＬＡＴ
ＣＨの信号は、ローレベルからハイレベルに立ち上がる
タイミングで読み込みが行なわれ、ＲＯＭＯＥ信号はロ
ーレベルになったときにメモリ５をイネーブルにする。

１周期中に発生するパルス数は、マイクロプロセッサか
らのＰＬＯＡＤＨ信号とＰＬＯＡＤＬ信号でダウンカウ
ンタ２にセットされる。

パルス数の設定が終わると、シーケンサ６が動き出し、
ダウンカウンタ２のセット値をアドレスとしてセット値
に対応した最適な出力パルス周期を与えるデータをメモ
リ５から読み出し、第１のフリップ・フロップ７にセッ
トする。セットが終わると、パルス禁止回路１０はＡＤ
ＤＥＲ ＣＬＯＣＫを第２のフリップ・フロップ９に与
える。これによって、全加算器８が動き出す。

第２のフリップ・フロップ９は、全加算器８の出力すな
わち第１のフリップ・フロップ７と第２のフリップ・フ
ロップ９の加算値をＡＤＤＥＲ ＣＬＯＣＫの周期でラ
ッチする。ラッチした出力の最上位ビットが変わる毎に
第２のフリップ・フロップ９は桁上がり信号Ｆ（パルス
信号）を発生する。この桁上がり信号Ｆのパルス数がダ
ウンカウンタ２でカウントされる。

ダウンカウンタ１がカウントアップ信号ＣＵを発生する
と、パルス禁止回路１０がＣＬＯＣＫ信号の通過を禁止
して第２のフリップ・フロップ９に与えなくなる。これ
によって、第２のフリップ・フロップ９は桁上がり信号
を発生しなくなり、シリアルパルス信号の発生が終了す
る。

エラー検出回路１１により、シリアルパルスの発生中に
ダウンカウンタ２に新たな出力パルス数が設定される
と、エラー信号ＥＲＲＯＲが発生する。

次に、ＳＹＮＣ／ＡＳＹＮＣ信号がハイレベルになった
場合について説明する。この場合のタイムチャートは第
３図のようになる。

ＳＹＮＣ／ＡＳＹＮＣ信号がローレベルの場合との動作
の相違点を説明する。

ゲート３７はＴＲＲＩＧＥＲ信号を通過する。ＴＲＲＩ
ＧＥＲ信号がハイレベルになると、シーケンサ６が動き
出し、ＲＯＭＯＥ信号とＤＬＡＴＣＨ，ＵＬＡＴＣＨ信
号をローレベルにしてメモリ５から最適な出力パルス周
期を与えるデータを読み出してフリップ・フロップ７に
セットする。

ＴＲＲＩＧＥＲ信号はマイクロプロセッサの動作とは別
に与えられるものである。

以後の動作はＳＹＮＣ／ＡＳＹＮＣ信号がローレベルに
なった場合と同様である。

［効果］ 本発明によれば、ＴＲＲＩＧＥＲ信号により起動をかけ
た後でなければメモリからの読み出しデータがＤＤＡ回
路へセットされないようにできるため、ソフトウェアで
規定する出力パルス数設定タイミングがずれても各周期
で設定数のパルス全部を発生できる。これによって、ソ
フトウェアで規定するタイミングのずれに影響されるこ
となく、なめらかなパルスを設定数だけ出力できる。

【図面の簡単な説明】

第１図は本発明にかかるパルス発生回路の一実施例の構
成図、第２図及び第３図は第１図の回路の動作説明用の
タイムチャート、第４図及び第５図は従来におけるパル
ス発生回路の動作説明用のタイムチャートである。 ２……ダウンカウンタ、３……ロジック回路、４……モ
ノマルチバイブレータ、５……メモリ、６……シーケン
サ、７……第１のフリップ・フロップ、８……加算器、
９……第２のフリップ・フロップ、１０……パルス禁止
回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】１周期中に発生するパルス数がセットさ
   れ、パルスが入力されるとカウントが変わり、セット値
   だけカウントが変わったところでカウントアップ信号を
   出力するカウンタと、 前記カウンタのセット値に対応した最適な出力パルス周
   期を与えるデータが格納されたメモリと、 ハードウェアにより与えるトリガ信号で起動されると、
   前記メモリをイネーブルにし、前記カウンタのセット値
   をアドレス信号として前記メモリから最適な出力パルス
   周期を与えるデータを読み出させるとともに、読み出し
   たデータをラッチするためのラッチ信号を発生する起動
   手段と、 前記ラッチ信号が発生したときに前記メモリから読出さ
   れたデータをラッチし、このデータに応じた周期で桁上
   がり信号を出力するＤＤＡ回路と、 前記カウンタがカウントアップ信号を発生したときに桁
   上がり信号の通過を禁止してシリアルパルス信号の出力
   を終了させるパルス禁止回路、 を具備したことを特徴とするパルス発生回路。