JPH0636489B2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0636489B2 JPH0636489B2 JP63182536A JP18253688A JPH0636489B2 JP H0636489 B2 JPH0636489 B2 JP H0636489B2 JP 63182536 A JP63182536 A JP 63182536A JP 18253688 A JP18253688 A JP 18253688A JP H0636489 B2 JPH0636489 B2 JP H0636489B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- preset
- output pulse
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は所定のパルス数のシリアルパルスを発生するパ
ルス発生回路の改良に関するものである。
ルス発生回路の改良に関するものである。
［従来の技術］ マイクロプロセッサ（以下、μＰとする）で出力パルス
数を設定するパルス発生装置としては、本出願人による
特願昭６２−１６８０９９号の出願明細書記載のものが
あった。このパルス発生回路は、出力パルス数に応じて
パルス周波数を変化させることによって等間隔の滑らか
なパルスを発生させるものである。
数を設定するパルス発生装置としては、本出願人による
特願昭６２−１６８０９９号の出願明細書記載のものが
あった。このパルス発生回路は、出力パルス数に応じて
パルス周波数を変化させることによって等間隔の滑らか
なパルスを発生させるものである。
［発明が解決しようとする課題］ しかし、このパルス発生回路では、出力パルス数設定の
タイミングを一定に保つ必要があり、このタイミングが
遅れると、第４図にようにパルスのスムーズさが損なわ
れるという問題点があった。
タイミングを一定に保つ必要があり、このタイミングが
遅れると、第４図にようにパルスのスムーズさが損なわ
れるという問題点があった。
本発明はこのような問題点を解決するためになされたも
のであり、μＰからの出力パルス数の設定タイミングに
自由度があり、設定タイミングの遅れが出力パルス数に
影響を与えないパルス発生回路を実現することを目的と
する。
のであり、μＰからの出力パルス数の設定タイミングに
自由度があり、設定タイミングの遅れが出力パルス数に
影響を与えないパルス発生回路を実現することを目的と
する。
［課題を解決するための手段］ 本発明は、 出力パルス数のデータをプリセットするプリセットバッ
ファを設け、このプリセットバッファへ今回の周期中に
次回の周期の出力パルス数のデータをセットしておくこ
とを特徴としたものである。
ファを設け、このプリセットバッファへ今回の周期中に
次回の周期の出力パルス数のデータをセットしておくこ
とを特徴としたものである。
［実施例］ 以下、図面を用いて本発明を説明する。
第１図は本発明にかかるパルス発生回路の一実施例の構
成図である。
成図である。
図で、１は１周期の出力パルス数のデータがプリセット
されるプリセットバッファである。プリセット値は、μ
Ｐ（図示せず）から８ビットのデータバスＩＤＢ０〜７
を経由して与えられる。プリセット値のビット数がデー
タバスのビット数よりも大きいため、上位バイトロード
信号▲▼と下位バイトロード信号▲
▼を使い分けて時分割にセットを行う。このバッ
ファには今回の周期中に次回の周期の出力パルス数がプ
リセットされる。
されるプリセットバッファである。プリセット値は、μ
Ｐ（図示せず）から８ビットのデータバスＩＤＢ０〜７
を経由して与えられる。プリセット値のビット数がデー
タバスのビット数よりも大きいため、上位バイトロード
信号▲▼と下位バイトロード信号▲
▼を使い分けて時分割にセットを行う。このバッ
ファには今回の周期中に次回の周期の出力パルス数がプ
リセットされる。
２はダウンカウンタであり、プリセットバッファ１のプ
リセット値がセットされ、パルスが出力される毎にダウ
ンカウントし、カウントが０になったところでカウント
アップ信号を出力する。カウントアップ信号が発生した
後にプリセットバッファ１から次回の出力パルス数のデ
ータがセットされる。
リセット値がセットされ、パルスが出力される毎にダウ
ンカウントし、カウントが０になったところでカウント
アップ信号を出力する。カウントアップ信号が発生した
後にプリセットバッファ１から次回の出力パルス数のデ
ータがセットされる。
３は出力パルス数のデータの最上位ビットを取出してパ
ルスの方向を示す信号ＳＩＧＮを保持して出力するラッ
チである。出力パルスでモータを駆動する場合は、ＳＩ
ＧＮ信号はモータの回転方向を決める信号となる。
ルスの方向を示す信号ＳＩＧＮを保持して出力するラッ
チである。出力パルスでモータを駆動する場合は、ＳＩ
ＧＮ信号はモータの回転方向を決める信号となる。
４はメモリであり、ダウンカウンタ２のセット値をアド
レスとして、セット値に応じた最適パルス周波数が格納
されている。メモリ４としてはＲＯＭが用いられる、メ
モリ４へのアドレスは１５ビットのアドレスバスＲＡ０
〜１４により与えられる。
レスとして、セット値に応じた最適パルス周波数が格納
されている。メモリ４としてはＲＯＭが用いられる、メ
モリ４へのアドレスは１５ビットのアドレスバスＲＡ０
〜１４により与えられる。
５はステータスバッファであり、ステータス読込み信号
▲▼によりプリセットバッファ１からのステ
ータス信号▲▼を読み込む。
▲▼によりプリセットバッファ１からのステ
ータス信号▲▼を読み込む。
６はコントロールロジックであり、クロック信号ＣＬＯ
ＣＫで与えられるタイミングで動作し、プリセットバッ
ファ１からダウンカウンタ２へのセット値の格納、メモ
リ４からのデータの読出し制御等を行う。
ＣＫで与えられるタイミングで動作し、プリセットバッ
ファ１からダウンカウンタ２へのセット値の格納、メモ
リ４からのデータの読出し制御等を行う。
７はレートラッチ、８は全加算器、９はラッチで、これ
らによりＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔ
ｉａｌ Ａｄｄｅｒ）を構成している。
らによりＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔ
ｉａｌ Ａｄｄｅｒ）を構成している。
レートラッチ７は、メモリ４から読出されたデータをラ
ッチし出力する。読出しデータは８ビットのデータバス
ＲＤ０〜７により転送される。
ッチし出力する。読出しデータは８ビットのデータバス
ＲＤ０〜７により転送される。
メモリ４から読み出すデータのビット数は８ビットより
も大きいため、メモリ４に与えられる読出しアドレスの
最下位ビットの状態に応じて上位ビットと下位ビットの
読出しを分けて行う。この最下位ビットはアドレスバス
ＲＡ０により転送される。
も大きいため、メモリ４に与えられる読出しアドレスの
最下位ビットの状態に応じて上位ビットと下位ビットの
読出しを分けて行う。この最下位ビットはアドレスバス
ＲＡ０により転送される。
また、レートラッチ７にラッチするデータのビット数は
８ビットよりも大きいため、このデータのラッチは下位
バイトロード信号▲▼と上位バイトロード
信号▲▼を用いて時分割に行なう。▲
▼と▲▼はコントロールロジック
６が発生する。
８ビットよりも大きいため、このデータのラッチは下位
バイトロード信号▲▼と上位バイトロード
信号▲▼を用いて時分割に行なう。▲
▼と▲▼はコントロールロジック
６が発生する。
全加算器８はレートラッチ７とラッチ９の出力を加算
し、加算値をラッチ９に与える。
し、加算値をラッチ９に与える。
ラッチ９には、全加算器８の加算値とコントロールロジ
ック６からのクロックＣＬＫ１が与えられている。ラッ
チ９は、クロックＣＬＫ１のタイミングで全加算器８の
加算値をラッチし加算値を全加算器８の入力部に帰還す
る。
ック６からのクロックＣＬＫ１が与えられている。ラッ
チ９は、クロックＣＬＫ１のタイミングで全加算器８の
加算値をラッチし加算値を全加算器８の入力部に帰還す
る。
全加算器８はレートラッチ７とラッチ９の出力を加算
し、加算値をラッチ９に与える。ラッチ９の出力は最上
位ビットが変わる毎に桁上がり信号ＡＤＤＣＹ（パルス
信号）が発生する。桁上がり信号ＡＤＤＣＹがＤＤＡ回
路の出力となる。
し、加算値をラッチ９に与える。ラッチ９の出力は最上
位ビットが変わる毎に桁上がり信号ＡＤＤＣＹ（パルス
信号）が発生する。桁上がり信号ＡＤＤＣＹがＤＤＡ回
路の出力となる。
クロックＣＬＫ１の周波数はレートラッチ７にデータが
ラッチされる周波数よりも大きく設定されている。
ラッチされる周波数よりも大きく設定されている。
１０はアンドゲートであり、コントロールロジック６か
らの信号ＧＣにより、ダウンカウンタがカウントアップ
信号を発生する前は桁上がり信号を通過させ、カウント
アップ信号が発生すると桁上がり信号の通過を禁止す
る。アンドゲート１０を通過した信号がパルス発生回路
の出力パルスになる。
らの信号ＧＣにより、ダウンカウンタがカウントアップ
信号を発生する前は桁上がり信号を通過させ、カウント
アップ信号が発生すると桁上がり信号の通過を禁止す
る。アンドゲート１０を通過した信号がパルス発生回路
の出力パルスになる。
▲▼は、プリセットバッファ１、ダウンカ
ウンタ２、ラッチ３，９、コントロールロジック６、レ
ートラッチ７に与えられるイニシャルリセット信号であ
る。
ウンタ２、ラッチ３，９、コントロールロジック６、レ
ートラッチ７に与えられるイニシャルリセット信号であ
る。
▲▼，▲▼，▲
▼，▲▼の信号はμＰから与えられる。
▼，▲▼の信号はμＰから与えられる。
次に、このようなパルス発生回路の動作を説明する。
第２図は第１図の回路の各信号のタイムチャートであ
る。
る。
まず、１周期中に発生するパルス数のデータは、μＰか
らの▲▼信号と▲▼信号によ
りプリセットバッファ１にセットされる。
らの▲▼信号と▲▼信号によ
りプリセットバッファ１にセットされる。
このとき、セット値の最上位ビットの内容はラッチ３に
セットされ、これによりパルスの方向を示す信号ＳＩＧ
Ｎが出力される。
セットされ、これによりパルスの方向を示す信号ＳＩＧ
Ｎが出力される。
▲▼によるデータのセットが終わると、バ
ッファ書込信号▲▼がハイレベルになり、
これによりコントロールロジック６がクロックＣＬＯＣ
Ｋのタイミングで動作を開始し、ＣＬＯＡＤ信号により
出力パルス数のデータをダウンカウンタ２にロードす
る。
ッファ書込信号▲▼がハイレベルになり、
これによりコントロールロジック６がクロックＣＬＯＣ
Ｋのタイミングで動作を開始し、ＣＬＯＡＤ信号により
出力パルス数のデータをダウンカウンタ２にロードす
る。
次に、ダウンカウンタ２へのセット値をアドレスにして
メモリ４から全加算器８の初期値すなわち最適な出力パ
ルス周波数のデータを読出し、レートラッチ７にセット
する。
メモリ４から全加算器８の初期値すなわち最適な出力パ
ルス周波数のデータを読出し、レートラッチ７にセット
する。
セットが終わると、コントロールロジック６がクロック
ＣＬＫ１をラッチ９に与える。これによって全加算器８
が動き出す。
ＣＬＫ１をラッチ９に与える。これによって全加算器８
が動き出す。
ラッチ９は、全加算器８の出力すなわちレートラッチ７
とラッチ９の出力の加算値をクロックＣＬＫ１の周期で
ラッチし出力する。ラッチ９の出力の最上位ビットが変
わる毎に桁上がり信号ＡＤＤＣＹが発生する。ＡＤＤＣ
Ｙ信号はダウンカウンタ２でカウントされる。
とラッチ９の出力の加算値をクロックＣＬＫ１の周期で
ラッチし出力する。ラッチ９の出力の最上位ビットが変
わる毎に桁上がり信号ＡＤＤＣＹが発生する。ＡＤＤＣ
Ｙ信号はダウンカウンタ２でカウントされる。
全加算器８が動き出すと同時に▲▼信号が
ローレベルになり、次回の周期の出力パルス数のデータ
がプリセットバッファ１に書込み可能になる。次回の周
期の出力パルス数のデータの書込みは今回の周期のパル
ス出力が終了するまでに行なわれる。
ローレベルになり、次回の周期の出力パルス数のデータ
がプリセットバッファ１に書込み可能になる。次回の周
期の出力パルス数のデータの書込みは今回の周期のパル
ス出力が終了するまでに行なわれる。
次回の周期のパルス数がプリセットバッファ１に書込ま
れると、▲▼信号はハイレベルにもどる。
れると、▲▼信号はハイレベルにもどる。
ダウンカウンタ２のカウントが０になってカウントアッ
プ信号が発生すると、コントロールロジック６はゲート
１０を閉じて今回の周期のパルスの出力を終了する。こ
のとき、プリセットバッファ１に出力パルス数のデータ
が書込まれていた場合すなわち▲▼信号が
ハイレベルである場合は、前述した出力パルス数のデー
タのダウンカウンタ２へのロード以降の動作を行う。
プ信号が発生すると、コントロールロジック６はゲート
１０を閉じて今回の周期のパルスの出力を終了する。こ
のとき、プリセットバッファ１に出力パルス数のデータ
が書込まれていた場合すなわち▲▼信号が
ハイレベルである場合は、前述した出力パルス数のデー
タのダウンカウンタ２へのロード以降の動作を行う。
第３図は本発明にかかるパルス発生回路の他の実施例の
構成図である。
構成図である。
この回路では、出力パルス数のデータをセットするプリ
セットバッファのほかに出力パルスの周波数のデータを
セットするプリセットバッファ１1 を設け、μＰでバッ
ファ１と１1 に出力パルス数と出力パルスの周波数をセ
ットするものである。この回路では、メモリ４1 にはプ
リセットバッファ１1 のプリセット値に対応した最適な
出力パルス周波数を与えるデータが格納されている。
セットバッファのほかに出力パルスの周波数のデータを
セットするプリセットバッファ１1 を設け、μＰでバッ
ファ１と１1 に出力パルス数と出力パルスの周波数をセ
ットするものである。この回路では、メモリ４1 にはプ
リセットバッファ１1 のプリセット値に対応した最適な
出力パルス周波数を与えるデータが格納されている。
そして、コントロールロジック６は、プリセットバッフ
ァ１1 に出力パルスの周波数データがプリセットされる
と、プリセット値をアドレスにしてメモリ４1 から最適
な出力パルス周波数のデータを読み出す。
ァ１1 に出力パルスの周波数データがプリセットされる
と、プリセット値をアドレスにしてメモリ４1 から最適
な出力パルス周波数のデータを読み出す。
また、ＤＤＡ回路がデータをラッチした後は、プリセッ
トバッファ１1 には今回の周期中に次回の周期の出力パ
ルスの周波数データがプリセットされる。
トバッファ１1 には今回の周期中に次回の周期の出力パ
ルスの周波数データがプリセットされる。
なお、ダウンカウンタダウンカウンタ２の代わりにアッ
プカウンタを用いてもよい。
プカウンタを用いてもよい。
また、実施例ではプリセットバッファが１段である場合
について説明したが、ＦＩＦＯ（先入れ先出しメモリ）
等を用いてプリセットバッファを２段以上にしてもよ
い。このようにすることにより、μＰのパルス数設定周
期は自由度が増し、さらに使いやすくなる。
について説明したが、ＦＩＦＯ（先入れ先出しメモリ）
等を用いてプリセットバッファを２段以上にしてもよ
い。このようにすることにより、μＰのパルス数設定周
期は自由度が増し、さらに使いやすくなる。
また、各バスの転送信号のビット数は実施例で示すもの
以外であってもよい。
以外であってもよい。
［効果］ 本発明によれば、今回の周期中に次回の出力パルス数を
設定できるプリセットバッファが設けられているため、
出力パルス数を前倒しで設定でき、μＰのソフトウェア
の設定タイミングの自由度を増すことができる。
設定できるプリセットバッファが設けられているため、
出力パルス数を前倒しで設定でき、μＰのソフトウェア
の設定タイミングの自由度を増すことができる。
また、出力パルス数設定タイミングの遅れが低減される
ため、パルス出力の各周期間の出力休止期間を短縮でき
る。
ため、パルス出力の各周期間の出力休止期間を短縮でき
る。
第１図は本発明にかかるパルス発生回路の一実施例の構
成図、第２図は第１図の回路の動作説明図、第３図は本
発明にかかるパルス発生回路の他の実施例の構成図、第
４図は従来のパルス発生回路により出力されたパルスの
タイムチャートである。 １……プリセットバッファ、２……ダウンカウンタ、４
……メモリ、６……コントロールロジック、７……レー
トラッチ、８……全加算器、９……ラッチ、１０……ゲ
ート。
成図、第２図は第１図の回路の動作説明図、第３図は本
発明にかかるパルス発生回路の他の実施例の構成図、第
４図は従来のパルス発生回路により出力されたパルスの
タイムチャートである。 １……プリセットバッファ、２……ダウンカウンタ、４
……メモリ、６……コントロールロジック、７……レー
トラッチ、８……全加算器、９……ラッチ、１０……ゲ
ート。
Claims (2)
- 【請求項１】１周期の出力パルス数のデータがプリセッ
トされ、後述するＤＤＡ回路がデータをラッチしたとこ
ろで、今回の周期中に次回の周期の出力パルス数のデー
タがプリセットされるプリセットバッファと、 このプリセットバッファのプリセット値がセットされ、
パルスが出力される毎にカウントが変動し、セット値だ
け変動したところでカウントアップ信号を発生するカウ
ンタと、 このカウンタのセット値に対応した最適な出力パルス周
波数を与えるデータが格納されたメモリと、 前記カウンタにプリセット値がセットされると、セット
値をアドレスにして前記メモリから最適な出力パルス周
波数のデータを読み出すコントローラと、 このコントローラが読出したデータをラッチし、このデ
ータに応じた周期で出力パルスとなる桁上がり信号を発
生するＤＤＡ回路と、 前記カウントアップ信号が発生したときに桁上がり信号
の通過を禁止して出力パルスの発生を終了させるゲー
ト、 を具備したことを特徴とするパルス発生回路。 - 【請求項２】１周期の出力パルス数のデータがプリセッ
トされ、後述するＤＤＡ回路がデータをラッチしたとこ
ろで今回の周期中に次回の周期の出力パルス数のデータ
がプリセットされる第１のプリセットバッファと、 出力パルスの周波数データがプリセットされ、後述する
ＤＤＡ回路がデータをラッチした後ところで今回の周期
中に次回の周期の出力パルスの周波数データがプリセッ
トされる第２のプリセットバッファと、 前記第１のプリセットバッファのプリセット値がセット
され、パルスが出力される毎にカウントが変動し、セッ
ト値だけカウントが変動したところでカウントアップ信
号を発生するカウンタと、 前記第２のプリセットバッファのプリセット値に対応し
た最適な出力パルスの周波数を与えるデータが格納され
たメモリと、 前記カウンタにプリセット値ががセットされると、前記
第２のプリセットバッファのプリセット値をアドレスに
して前記メモリから最適な出力パルスの周波数データを
読み出すコントローラと、 このコントローラが読出したデータをラッチし、このデ
ータに応じた周期で出力パルスとなる桁上がり信号を発
生するＤＤＡ回路と、 前記カウントアップ信号が発生したときに桁上がり信号
の通過を禁止して出力パルスの発生を終了させるゲー
ト、 を具備したことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182536A JPH0636489B2 (ja) | 1988-07-21 | 1988-07-21 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182536A JPH0636489B2 (ja) | 1988-07-21 | 1988-07-21 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232613A JPH0232613A (ja) | 1990-02-02 |
| JPH0636489B2 true JPH0636489B2 (ja) | 1994-05-11 |
Family
ID=16120019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182536A Expired - Lifetime JPH0636489B2 (ja) | 1988-07-21 | 1988-07-21 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636489B2 (ja) |
-
1988
- 1988-07-21 JP JP63182536A patent/JPH0636489B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232613A (ja) | 1990-02-02 |
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