JPH06265599A - マルチチップモジュール - Google Patents

マルチチップモジュール

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JPH06265599A JP5427593A JP5427593A JPH06265599A JP H06265599 A JPH06265599 A JP H06265599A JP 5427593 A JP5427593 A JP 5427593A JP 5427593 A JP5427593 A JP 5427593A JP H06265599 A JPH06265599 A JP H06265599A
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Abstract

(57)【要約】 【目的】 内部配線を所望の電位に設定することがで
き、モジュール状態で確実なバーンインテストを行うこ
とのできるマルチチップモジュールを提供する。 【構成】 第１の電源配線１および第１のグランド配線
２の他に、第２の電源配線５と第２のグランド配線６が
設けられている。半導体チップＩＣ1 と半導体チップＩ
Ｃ2 とを接続する内部配線４は、抵抗Ｒ1 を介して第２
の電源配線５に、抵抗Ｒ2 を介して第２のグランド配線
６に接続されている。これらの第２の電源配線５と第２
のグランド配線６は、半導体チップＩＣ1 、ＩＣ2 等の
半導体チップとは直接接続されておらず、外部端子１５
および外部端子１６に接続されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多層配線基板上に複数
の半導体装置が搭載されたマルチチップモジュールに関
する。
【０００２】
【従来の技術】近年、電子部品もしくは電子回路の小形
化、高密度化（大容量化）等が図られており、たとえ
ば、パッケージ化した半導体装置を、いわゆるプリント
配線板に搭載、実装することが広く行われている。しか
しながら、このような実装方法では、その高密度化（大
容量化）等に限界があるため、複数のパッケージ化しな
い半導体装置（半導体チップ）を、直接多層配線基板に
実装し、モジュール化するマルチチップモジュールの開
発が進められている。
【０００３】このようなマルチチップモジュールにおい
て、多層配線基板を構成する配線の種類は、機能別に分
けると、 半導体装置に電力を供給する電源配線。
【０００４】 グランド配線。
【０００５】 モジュール外部から、あるいは外部へ
入出力を行う入出力配線。
【０００６】 搭載された半導体装置間を接続する内
部配線。
【０００７】の４つに大きく分けられる。
【０００８】図６は、このような従来のマルチチップモ
ジュールの概略構成を示す回路図であり、同図におい
て、ＩＣ1 、ＩＣ2 は半導体チップ、Ｒ1 、Ｒ2 は抵
抗、１〜４は配線、１１〜１３は外部端子をそれぞれ示
している。
【０００９】外部端子１１は、電源に接続されるための
電源端子であり、この電源端子１１に接続されているの
は電源配線１である。
【００１０】外部端子１２は、グランドに接続されるた
めのグランド端子であり、このグランド端子１２に接続
されているのはグランド配線２である。
【００１１】また、外部端子１３は、信号の入出力（こ
の場合入力）を行うための信号端子であり、この信号端
子１３に接続されているのは入出力配線３である。
【００１２】また、半導体チップＩＣ1 と半導体チップ
ＩＣ2 とを接続する配線４は、内部配線である。
【００１３】このような従来のマルチチップモジュール
において、内部配線４を抵抗Ｒ1 を介して電源配線１に
接続したり、内部配線４を抵抗Ｒ2 を介してグランド配
線２に接続する場合があった。
【００１４】その１つの場合は、処理する信号が高速の
場合であって、内部配線を伝送線路とみなし、特性イン
ピーダンスを制御する場合である。この場合、入力側の
半導体チップＩＣ2 の入力オン抵抗等にもよるが、内部
配線４を、抵抗Ｒ2 を介してグランド配線２に接続す
る。たとえば、内部配線４が５０Ωの特性インピーダン
スを持つ場合、内部配線４とグランド配線２との間に終
端抵抗として５０Ωの抵抗Ｒ2 を接続する。
【００１５】もう１つの場合は、異なる種類の半導体チ
ップの出力と入力を内部配線４で接続する場合であり、
たとえば、出力側の半導体チップＩＣ1 がＴＴＬ（トラ
ンジスタ−トランジスタロジック）型で、半導体チップ
ＩＣ2 がＣＭＯＳ（相補型金属−酸化膜半導体）型の場
合等である。ＴＴＬ型の出力レベルの保証は、ＣＭＯＳ
型の必要な入力レベルに達しておらず、そのため、内部
配線４を、抵抗Ｒ1 および抵抗Ｒ2 を介して、電源配線
１およびグランド配線２に接続し、これによって、ＣＭ
ＯＳ型の半導体チップＩＣ2 に必要な入力レベルを得
る。
【００１６】このように、従来のマルチチップモジュー
ルにおいては、内部配線を、所望の抵抗を介して電源配
線およびグランド配線に接続する場合があった。また、
抵抗を介さずに、内部配線を、電源配線あるいはグラン
ド配線に接続する場合もあった。
【００１７】
【発明が解決しようとする課題】ところで、一般に、半
導体装置の製造工程においては、完成品の出荷前に、通
常の使用条件より過酷な条件で一定時間動作させ、初期
不良の発生した製品を除くいわゆるバーンインテストが
行われる。マルチチップモジュールの場合、パッケージ
化していない半導体チップ（ベアチップ）の状態ではバ
ーンインテストが困難なことから、多層配線基板に半導
体チップを実装し、パッケージ化した後にバーンインテ
ストを行うことになる。
【００１８】しかしながら、上述した従来のマルチチッ
プモジュールでは、内部配線には、外部から直接アクセ
スすることができない。つまり、バーンインテストを行
った場合、図７に示すように、外部から直接アクセスす
ることのできない内部配線の信号レベルは、出力側の半
導体チップのオン抵抗やオフ抵抗によって、電源電圧の
レベルよりかなり下がってしまう。このため、入力側の
半導体チップを活性化できず、初期不良を完全には除け
ないという問題があった。
【００１９】本発明は、かかる従来の事情に対処してな
されたもので、内部配線を所望の電位に設定することが
でき、モジュール状態で確実なバーンインテストを行う
ことのできるマルチチップモジュールを提供しようとす
るものである。
【００２０】
【課題を解決するための手段】すなわち、本発明のマル
チチップモジュールは、複数の外部接続端子を有する多
層配線基板上に、少なくとも第１の半導体チップと第２
の半導体チップが搭載され、前記半導体チップに電力を
供給するための電源配線と、前記半導体チップにグラン
ド電位を供給するためのグランド配線とを有するマルチ
チップモジュールにおいて、前記第１の半導体チップの
出力端子あるいは入力端子と前記第２の半導体チップの
入力端子あるいは出力端子とを接続する内部配線と、前
記内部配線のうち少なくとも１つと前記外部接続端子の
内の１つの専用端子との間を抵抗を介して接続する第２
の電源配線、あるいは、前記内部配線のうち少なくとも
１つと前記外部接続端子の内の１つの専用端子との間を
抵抗を介して接続する第２のグランド配線の少なくとも
一方を具備したことを特徴とする。
【００２１】
【作用】上記構成の本発明のマルチチップモジュールで
は、通常の電源配線および通常のグランド配線の他に、
半導体チップの出力端子と、他の半導体チップの入力端
子とを接続する内部配線と、専用の外部接続端子との間
を接続する第２の電源配線および第２のグランド配線の
少なくとも一方が配設されている。
【００２２】したがって、これらの第２の電源配線およ
び第２のグランド配線を介して内部配線に直接アクセス
することができ、この内部配線を所望の電位に設定し
て、モジュール状態で確実なバーンインテストを行うこ
とができる。
【００２３】
【実施例】以下、本発明のマルチチップモジュールの一
実施例を、図面を参照して説明する。
【００２４】図１および図２は、本発明の一実施例のマ
ルチチップモジュールの構成を示すものである。図２に
示すように、本実施例のマルチチップモジュール１００
は、多層配線基板１０１に、複数種の半導体チップ１０
２を実装し、これらの半導体チップ１０２をリッド（封
止キャップ）１０３で覆って構成されている。また、多
層配線基板１０１の裏面側には、外部端子としての外部
Ｉ／Ｏピン１０４が所定ピッチで複数配列されている。
【００２５】また、図１は本実施例のマルチチップモジ
ュールの回路構成を概略的に示すものであり、図６に示
した従来のマルチチップモジュールと対応する部分に
は、同一符号が付してある。
【００２６】同図に示すように、本実施例のマルチチッ
プモジュールには、通常作動時に半導体チップＩＣ1 お
よび半導体チップＩＣ2 に電力を供給するための電源配
線（以下第１の電源配線と言う。）１およびグランド配
線（以下第１のグランド配線と言う。）２の他に、第２
の電源配線５と第２のグランド配線６が設けられてい
る。そして、半導体チップＩＣ1 と半導体チップＩＣ2
とを接続する内部配線４は、抵抗Ｒ1 を介して第２の電
源配線５に、抵抗Ｒ2 を介して第２のグランド配線６に
接続されている。また、これらの第２の電源配線５と第
２のグランド配線６は、半導体チップＩＣ1 、ＩＣ2 等
の半導体チップとは直接接続されておらず、外部端子１
５および外部端子１６に接続されている。
【００２７】上記抵抗Ｒ1 および抵抗Ｒ2 の抵抗値は、
半導体チップＩＣ1 の出力バッファのオン抵抗、出力電
流、出力電圧（第１の電源配線１の電位による）と、半
導体チップＩＣ2 の入力抵抗により容易に計算できる
が、通常、１ＫΩ〜１０ＫΩ程度が好ましい。
【００２８】次に、上記回路構成を有する本実施例のマ
ルチチップモジュール１００のより具体的な構成につい
て説明する。
【００２９】図３は、図２のＡ部、すなわち、多層配線
基板１０１上の半導体チップ１０２ａと半導体チップ１
０２ｂとの間の部分を拡大して示すものであり、図４
は、図３のＢ−Ｂ断面、すなわち、多層配線基板１０１
上配列された電極パッド２０１〜２０５に沿った断面を
示すものである。
【００３０】図４に示すように、多層配線基板１０１
は、上面側から順に、Ｙ信号層２１１、Ｘ信号層２１
２、電源層２１３、グランド層２１４が形成された４層
構造とされている。なお、図４に示す例では、表面層
が、Ｙ信号層２１１とされているが、表面層とＹ信号層
とを分離し、５層構造あるいはそれ以上の多層構造とし
てもよい。
【００３１】電源層２１３には、第１の電源配線１と第
２の電源配線５が配設されており、グランド層２１４に
は、第１のグランド配線２と第２のグランド配線６が設
けられている。第１のグランド配線２には電極パッド２
０１、第２のグランド配線６には電極パッド２０２、第
２の電源配線５には電極パッド２０４、第１の電極配線
１には電極パッド２０５が接続されている。また、電極
パッド２０３は、信号用の電極パッドであり、電極パッ
ド２０３と、この電極パッド２０３の両側に配列された
電極パッド２０２および電極パッド２０４とは、薄膜抵
抗体（たとえばＮｉＣｒ等）２２０によって電気的に接
続されている。
【００３２】なお、上記薄膜抵抗体２２０は、図１にお
ける抵抗Ｒ1 および抵抗Ｒ2 に相当するものであり、半
導体チップ１０２ａと半導体チップ１０２ｂは、図１に
おける半導体チップＩＣ1 および半導体チップＩＣ2 に
相当するものである。
【００３３】また、図３において、２３０は半導体チッ
プ１０２ａおよび半導体チップ１０２ｂに配設されたＩ
／Ｏパッドであり、２３１はこれらのＩ／Ｏパッド２３
０と多層配線基板１０１に配列された電極パッド２０１
〜２０５等とを接続するＡｕ等からなる接続ワイヤーで
ある。
【００３４】上記構成のこの実施例のマルチチップモジ
ュール１００のバーンインテストを行う場合、図１に示
すように、第１の電源配線１は第１の電源、第２の電源
配線５は第２の電源に接続され、第１のグランド配線２
は第１のグランド、第２のグランド配線６は第２のグラ
ンドに接続される。そして、第２の電源配線５からは、
第１の電源配線１の電位より高い電位にて電力を供給
し、第２のグランド配線６は、第１のグランド配線２よ
り低い電位に設定される。
【００３５】たとえば、半導体チップＩＣ1 、ＩＣ2 等
が５Ｖ稼働（０〜５Ｖ）の場合には、図５に示すよう
に、第１の電源配線１に７Ｖ、第１のグランド配線２に
０Ｖ、第２の電源配線５に８Ｖ、第２のグランド配線６
を−１Ｖを供給してバーンインテストを行う。これによ
って、搭載されている全ての半導体チップへの信号電位
と電源電位を同値にし、半導体チップＩＣ2 に十分な信
号電位を供給できることによって、信頼性の高いバーン
インテストを行うことができる。
【００３６】また、第２の電源配線５および第２のグラ
ンド配線６は、所望の電位に設定することができるの
で、たとえば使用時に、外部で、第１の電源配線１と第
２の電源配線５とを短絡させて電源を供給し、第１のグ
ランド配線２と第２のグランド配線６とを短絡させて接
地することにより、ＴＴＬ型半導体チップからＣＭＯＳ
型半導体チップへの信号接続も従来の場合と同様にして
行うことができる。
【００３７】さらに、高速処理の半導体チップを使用し
た場合の信号の反射等を削減する終端抵抗としても使用
することができる。
【００３８】上記実施例では、外部接続端子から第１の
半導体チップに入力配線が接続されているが、第１の半
導体チップの入力配線は、他の半導体チップから接続さ
れる内部配線でも良い。
【００３９】また、第１の半導体チップと第２の半導体
チップとに供給される第１の電源配線と第１のグランド
配線が、実施例では共通になっているが、それぞれ分割
しても良い。つまり、第１の半導体チップには第１の電
源配線と第１のグランド配線を、第２の半導体チップに
は第３の電源配線と第３のグランド配線を電源供給やグ
ランド電位の供給に接続しても良い。
【００４０】さらに、第１の半導体チップあるいは第２
の半導体チップに供給される、第１の電源配線やグラン
ド配線は、直接外部接続端子と接続されていなくとも良
い。ただし、その場合には、マルチチップモジュール内
に電源やグランド電位を供給できる第４の半導体チップ
を具備することが必要であり、この第４の半導体チップ
の出力端子である第１の電源端子あるいは第１のグラン
ド端子に、第１の電源配線やグランド配線をそれぞれ接
続する。
【００４１】このように、本発明のマルチチップモジュ
ールにおいては、発明の主旨を逸脱しない範囲内で種々
変形が可能である。つまり、第１の半導体チップと第２
の半導体チップの少なくともどちらか一方に接続された
第１の電源配線あるいは第１のグランド配線と直接接続
されていない、第２の電源配線あるいは第２のグランド
配線に、第１の半導体チップと第２の半導体チップ間の
みを直接接続する内部配線が抵抗を介して接続されてい
れば良い。
【００４２】また、信号が入力する第２の半導体チップ
は複数でも良い。
【００４３】
【発明の効果】以上説明したように、本発明のマルチチ
ップモジュールによれば、内部配線を所望の電位に設定
することができ、モジュール状態で確実なバーンインテ
ストを行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例のマルチチップモジュールの
要部の回路構成を示す図。
【図２】図１のマルチチップモジュールの全体構成を示
す図。
【図３】図２のＡ部を拡大して示す図。
【図４】図３のＢ−Ｂ断面の構成を示す図。
【図５】図１のマルチチップモジュールのバーンインテ
スト時の状態を説明するための図。
【図６】従来のマルチチップモジュールの要部の回路構
成を示す図。
【図７】従来のマルチチップモジュールのバーンインテ
スト時の状態を説明するための図。
【符号の説明】
１ 第１の電源配線 ２ 第１のグランド配線 ３ 入出力配線 ４ 内部配線 ５ 第２の電源配線 ６ 第２のグランド配線 １１〜１６ 外部端子 Ｒ1 、Ｒ2 抵抗 ＩＣ1 、ＩＣ2 半導体チップ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数の外部接続端子を有する多層配線基
    板上に、少なくとも第１の半導体チップと第２の半導体
    チップが搭載され、 前記半導体チップに電力を供給するための電源配線と、 前記半導体チップにグランド電位を供給するためのグラ
    ンド配線とを有するマルチチップモジュールにおいて、 前記第１の半導体チップの出力端子あるいは入力端子と
    前記第２の半導体チップの入力端子あるいは出力端子と
    を接続する内部配線と、 前記内部配線のうち少なくとも１つと前記外部接続端子
    の内の１つの専用端子との間を抵抗を介して接続する第
    ２の電源配線、あるいは、前記内部配線のうち少なくと
    も１つと前記外部接続端子の内の１つの専用端子との間
    を抵抗を介して接続する第２のグランド配線とを具備し
    たことを特徴とするマルチチップモジュール。
  2. 【請求項２】 複数の外部接続端子を有する多層配線基
    板上に、少なくとも第１の半導体チップと第２の半導体
    チップが搭載され、 前記半導体チップに電力を供給するための電源配線と、 前記半導体チップにグランド電位を供給するためのグラ
    ンド配線とを有するマルチチップモジュールにおいて、 前記第１の半導体チップの出力端子あるいは入力端子と
    前記第２の半導体チップの入力端子あるいは出力端子と
    を接続する内部配線と、 前記内部配線のうち少なくとも１つと前記外部接続端子
    の内の１つの専用端子との間を抵抗を介して接続する第
    ２の電源配線と、 前記内部配線のうち少なくとも１つと前記外部接続端子
    の内の１つの専用端子との間を抵抗を介して接続する第
    ２のグランド配線とを具備したことを特徴とするマルチ
    チップモジュール。
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