JPH06265601A

JPH06265601A - 半導体装置

Info

Publication number: JPH06265601A
Application number: JP5054083A
Authority: JP
Inventors: Ryuichi Yoda; 竜一依田; Tatsuaki Kitsuta; 辰昭橘田; Masaya Tamamura; 雅也玉村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-15
Filing date: 1993-03-15
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】試験回路を内蔵してなる半導体装置に関し、外
部端子として試験回路制御信号入力端子を設けなくと
も、試験回路を活性化することができるようにし、その
分、通常動作時に使用する外部端子を増加し、高機能化
を図る。【構成】入力端子２を開放状態にすると、入力トランジ
スタ７はオフ状態となり、入力トランジスタ７のコレク
タは電源電圧ＶＣＣ（Ｈレベル）となり、ＯＲ回路１５
は、試験回路としては活性状態とされ、出力信号ＯＵＴ
はＨレベルに固定され、出力信号ＯＵＴのＨレベルの電
圧値を容易に測定することができる状態となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験回路を内蔵してな
る半導体装置に関する。

【０００２】

【従来の技術】図７は従来の半導体装置の一例の要部を
示す図であり、１は装置本体（チップ本体）、２は入力
端子、３は入力回路、４は１ショットパルス発生回路、
５は出力端子である。

【０００３】なお、入力回路３において、６は高電圧側
の電源電圧ＶＣＣを供給するＶＣＣ電源線、７はＮＰＮ
型のバイポーラトランジスタからなる入力トランジス
タ、８はトランジスタ７の負荷をなす抵抗、９は低電圧
側の電源電圧ＶＥＥを供給するＶＥＥ電源線である。

【０００４】また、１ショットパルス発生回路４におい
て、１０は非ＮＯＴ回路（スルー回路）、１１はＮＯＴ
回路（インバータ）、１２は非ＮＯＴ回路、１３はＡＮ
Ｄ回路である。

【０００５】図８は、この半導体装置の動作を示す波形
図であり、図８（Ａ）は入力端子２に入力される入力信
号ＩＮ、図８（Ｂ）は非ＮＯＴ回路１０の出力、図８
（Ｃ）は非ＮＯＴ回路１２の出力、図８（Ｄ）は出力端
子５から出力される出力信号ＯＵＴを示している。

【０００６】この半導体装置においては、出力信号ＯＵ
Ｔのパルス幅が短いため、出力信号ＯＵＴのＨレベルの
電圧値を測定することは困難であり、出力レベルの試験
を行うことが難しい。

【０００７】そこで、従来、図９に示すように試験回路
１４を付加することが行われており、１５はＯＲ回路、
１６は試験回路制御信号ＴＣが入力される試験回路制御
信号入力端子である。

【０００８】図１０は、この場合の動作を示す波形図で
あり、図１０（Ａ）は入力信号ＩＮ、図１０（Ｂ）は非
ＮＯＴ回路１０の出力、図１０（Ｃ）は非ＮＯＴ回路１
２の出力、図１０（Ｄ）は試験回路制御信号ＴＣ、図１
０（Ｅ）は出力信号ＯＵＴを示している。

【０００９】即ち、この半導体装置では、通常動作時、
試験回路制御信号ＴＣ＝Ｌレベルとされる。この場合に
は、出力信号ＯＵＴとして、１ショットパルス発生回路
４の出力を得ることができ、ＯＲ回路１５は試験回路と
しては機能しない。

【００１０】また、試験時には、試験回路制御信号ＴＣ
＝Ｈレベルとされる。この場合、出力信号ＯＵＴ＝Ｈレ
ベルに固定されるので、出力信号ＯＵＴのＨレベルの電
圧値を容易に測定することができ、出力レベルの試験を
容易に行うことができる。

【００１１】

【発明が解決しようとする課題】ここに、近年、半導体
装置においては、高機能化に伴い、外部端子の数が増加
する傾向にある。それにも関わらず、図９に示すよう
に、外部端子として試験回路制御信号入力端子１６を設
けることは、高機能化を阻害する原因となる。

【００１２】本発明は、かかる点に鑑み、外部端子とし
て試験回路制御信号入力端子を設けなくとも、試験回路
を活性化することができるようにし、その分、通常動作
時に使用する外部端子を増加し、高機能化を図ることが
できるようにした半導体装置を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】図１は本発明による半導
体装置の原理説明図であり、１７は装置本体、１８はＶ
ＣＣ電源線、１９はＶＥＥ電源線、２０は入力端子、２
１は入力トランジスタ、２２は入力トランジスタ２１の
負荷、２３は非試験回路、２４は試験回路である。

【００１４】また、２５は入力端子２０に入力信号ＩＮ
が入力される状態とする場合には、試験回路２４を非活
性状態とし、入力端子２０を開放状態又は入力信号ＩＮ
を所定の電圧値以下とする場合には、試験回路２４を活
性状態とする試験回路制御信号ＴＣを発生する試験回路
制御信号発生回路である。

【００１５】即ち、本発明による半導体装置は、ベース
を入力信号ＩＮが入力される入力端子２０に接続し、エ
ミッタを、負荷２２を介して低電圧側の電源線１９に接
続すると共に非試験回路２３に接続してなる入力トラン
ジスタ２１と、入力端子２０に入力信号ＩＮが入力され
る状態とする場合には、試験回路２４を非活性状態と
し、入力端子２０を開放状態又は入力信号ＩＮを所定の
電圧値以下とする場合には、試験回路２４を活性状態と
する試験回路制御信号ＴＣを発生する試験回路制御信号
発生回路２５とを備えて構成される。

【００１６】

【作用】本発明では、試験回路制御信号発生回路２５が
設けられており、この試験回路制御信号発生回路２５
は、入力端子２０に入力信号ＩＮが入力される状態とす
る場合には、試験回路２４を非活性状態とし、入力端子
２０を開放状態又は入力信号ＩＮを所定の電圧値以下と
する場合には、試験回路２４を活性状態とする試験回路
制御信号ＴＣを発生するので、外部端子として試験回路
制御信号入力端子を必要としない。

【００１７】

【実施例】以下、図２〜図６を参照して、本発明の第１
実施例〜第５実施例について説明する。なお、図２〜図
６において、図７、図９に対応する部分には同一符号を
付し、その重複説明は省略する。

【００１８】第１実施例・・図２図２は本発明の第１実施例の要部を示す図であり、この
第１実施例は、ＶＣＣ電源線６と入力トランジスタ７の
コレクタとの間に抵抗２６を接続すると共に、入力トラ
ンジスタ７のコレクタを試験回路１４を構成するＯＲ回
路１５の試験回路制御信号ＴＣを入力すべき端子に接続
し、その他については、図９に示す従来の半導体装置と
同様に構成したものである。

【００１９】この第１実施例では、入力端子２に入力信
号ＩＮが入力されると、入力トランジスタ７のコレクタ
・エミッタ間に電流が流れ、入力トランジスタ７のコレ
クタの電位はＬレベルとなり、ＯＲ回路１５は、ゲート
回路としては活性状態、試験回路としては非活性状態と
され、１ショットパルス発生回路４の出力が出力信号Ｏ
ＵＴとして出力される。

【００２０】これに対して、入力端子２を開放状態にす
ると、入力トランジスタ７はオフ状態となり、入力トラ
ンジスタ７のコレクタは電源電圧ＶＣＣ、即ち、Ｈレベ
ルとなり、ＯＲ回路１５は、ゲート回路としては非活性
状態、試験回路としては活性状態とされ、出力信号ＯＵ
ＴはＨレベルに固定され、出力信号ＯＵＴのＨレベルの
電圧値を容易に測定することができる状態となる。

【００２１】なお、入力トランジスタ７のコレクタのレ
ベルがＯＲ回路１５にとってＨレベルとなるまで、入力
信号ＩＮのレベルを低くする場合にも、ＯＲ回路１５を
試験回路として活性化することができるので、このよう
にして、試験可能状態を設定するようにしても良い。

【００２２】このように、この第１実施例によれば、入
力端子２を開放状態とする場合又は入力トランジスタ７
のコレクタのレベルがＯＲ回路１５にとってＨレベルと
なるまで入力信号ＩＮのレベルを低くする場合には、試
験回路１４を活性状態とすることができるので、外部端
子として試験回路制御信号入力端子を設ける必要がな
く、その分、通常動作時に使用する外部端子を増加し、
高機能化を図ることができる。

【００２３】第２実施例・・図３図３は本発明の第２実施例の要部を示す図であり、この
第２実施例においては、入力トランジスタ７のエミッタ
側の負荷は、定電流源回路２７で構成されている。

【００２４】また、２８は発振回路、２９は試験回路で
あり、この試験回路２９は、入力トランジスタ７のコレ
クタ＝Ｌレベルの場合、非活性状態とされ、入力トラン
ジスタ７のコレクタ＝Ｈレベルの場合、活性状態とさ
れ、発振回路２８の発振動作を停止させ、発振回路２８
の出力を、例えば、Ｈレベルに固定させるものである。

【００２５】これは、例えば、発振回路２８の発振出力
のＨレベルの電圧値を測定する場合や、発振回路２８以
外の回路を試験する場合に発振回路２８からのクロスト
ークを防ぐ場合に、必要となる。

【００２６】この第２実施例では、入力端子２に入力信
号ＩＮが入力されると、入力トランジスタ７のコレクタ
・エミッタ間に電流が流れ、入力トランジスタ７のコレ
クタの電位はＬレベルとなり、試験回路２９は非活性状
態とされる。

【００２７】これに対して、入力端子２を開放状態にす
ると、入力トランジスタ７はオフ状態となり、入力トラ
ンジスタ７のコレクタは電源電圧ＶＣＣ、即ち、Ｈレベ
ルとなり、試験回路２９は活性状態とされる。

【００２８】なお、入力トランジスタ７のコレクタのレ
ベルが試験回路２９にとってＨレベルとなるまで、入力
信号ＩＮのレベルを低くする場合にも、試験回路２９を
活性化することができるので、このようにして、試験可
能状態を設定するようにしても良い。

【００２９】また、この第２実施例においては、被試験
回路である発振回路２８と直接関係のない入力端子２を
試験回路制御用に使用しているが、このように構成する
ことは、もとより可能であり、第１実施例の場合も、こ
のように構成することができる。

【００３０】以上のように、この第２実施例によれば、
入力端子２を開放状態とする場合又は入力トランジスタ
７のコレクタのレベルが試験回路２９にとってＨレベル
となるまで入力信号ＩＮのレベルを低くする場合には、
試験回路２９を活性状態とすることができるので、外部
端子として試験回路制御信号入力端子を設ける必要がな
く、その分、通常動作時に使用する外部端子を増加し、
高機能化を図ることができる。

【００３１】また、図２に示す第１実施例においては、
通常動作時、入力トランジスタ７のコレクタのレベル
は、入力信号ＩＮのレベルにより変動してしまうので、
この分、試験回路１４の動作基準レベルのマージンを厳
しくしなければならないという問題点がある。

【００３２】これに対して、この第２実施例によれば、
入力トランジスタ７のエミッタ側の負荷を定電流源回路
２７で構成しているので、通常動作時、入力トランジス
タ７のコレクタのレベルを一定値に維持することがで
き、試験回路２９の動作基準レベルのマージンを拡大す
ることができる。

【００３３】第３実施例・・図４図４は本発明の第３実施例の要部を示す図であり、この
第３実施例は、トランジスタ３０を付加し、その他につ
いては、図３に示す第２実施例と同様に構成したもので
ある。

【００３４】ここに、このトランジスタ３０は、コレク
タをＶＣＣ電源線６に接続され、エミッタを入力トラン
ジスタ７のエミッタに接続され、ベースに基準電圧Ｖre
fが印加されるように構成されている。なお、基準電圧
Ｖrefは、入力信号ＩＮのＬレベルよりも低くされてい
る。

【００３５】この第３実施例では、入力端子２に入力信
号ＩＮが入力されると、入力トランジスタ７のコレクタ
・エミッタ間に電流が流れ、入力トランジスタ７のコレ
クタの電位はＬレベルとなり、試験回路２９は非活性状
態とされる。この場合、トランジスタ３０は、基準電圧
Ｖref＜入力信号ＩＮのＬレベルの電圧値とされている
ので、オン状態とはならない。

【００３６】これに対して、入力端子２を開放状態にす
る場合又は入力信号ＩＮのレベルを基準電圧Ｖrefより
も低くする場合には、入力トランジスタ７はオフ状態、
トランジスタ３０はオン状態となり、入力トランジスタ
７のコレクタは電源電圧ＶＣＣ、即ち、Ｈレベルとな
り、試験回路２９は活性状態とされる。

【００３７】このように、この第３実施例によれば、入
力端子２を開放状態とする場合又は入力信号ＩＮのレベ
ルを基準電圧Ｖrefよりも低くする場合には、試験回路
２９を活性状態とすることができるので、外部端子とし
て試験回路制御信号入力端子を設ける必要がなく、その
分、通常動作時に使用する外部端子を増加し、高機能化
を図ることができる。

【００３８】また、図３に示す第２実施例においては、
試験時、入力トランジスタ７をオフ状態とすると、定電
流源回路２７に電流が流れなくなるため、この入力トラ
ンジスタ７のエミッタが接続されている回路に悪影響を
与えてしまうという問題点があった。

【００３９】これに対して、この第３実施例によれば、
試験時、入力トランジスタ７をオフ状態とした場合、ト
ランジスタ３０をオン状態とし、定電流源回路２７に電
流を流し、入力トランジスタ７のエミッタが接続されて
いる回路に電流を供給することができるので、この入力
トランジスタ７のエミッタが接続されている回路に悪影
響を与えることがない。

【００４０】また、この第３実施例によれば、通常動作
時、入力トランジスタ７のコレクタのレベルを一定値に
維持することができるので、試験回路２９の動作基準レ
ベルのマージンを拡大することができる。

【００４１】また、この第３実施例によれば、入力信号
ＩＮのレベルを基準電圧Ｖrefよりも低くする場合に
は、直ちに、試験可能状態とすることができるので、試
験時間の短縮化を図ることができる。

【００４２】第４実施例・・図５図５は本発明の第４実施例の要部を示す図であり、この
第４実施例においては、入力トランジスタ７のコレクタ
を直接、ＶＣＣ電源線６に接続している。

【００４３】そして、トランジスタ３０のコレクタとＶ
ＣＣ電源線６との間に抵抗３１を接続し、トランジスタ
３０のコレクタを試験回路３２に接続し、その他につい
ては、図４に示す第３実施例と同様に構成している。

【００４４】ここに、試験回路３２は、トランジスタ３
０のコレクタ＝Ｈレベルの場合、非活性状態とされ、ト
ランジスタ３０のコレクタ＝Ｌレベルの場合、活性状態
とされるものである。

【００４５】この第４実施例においては、入力端子２に
入力信号ＩＮが入力されると、入力トランジスタ７はオ
ン状態となるが、トランジスタ３０は、基準電圧Ｖref
＜入力信号ＩＮのＬレベルの電圧値とされているので、
オン状態とはならず、トランジスタ３０のコレクタの電
位はＨレベルとなり、試験回路３２は非活性状態とされ
る。

【００４６】これに対して、入力端子２を開放状態にす
る場合又は入力信号ＩＮのレベルを基準電圧Ｖrefより
も低くする場合には、入力トランジスタ７はオフ状態、
トランジスタ３０はオン状態となり、トランジスタ３０
のコレクタの電位はＬレベルとなり、試験回路３２は活
性状態とされる。

【００４７】このように、この第４実施例によれば、入
力端子２を開放状態とする場合又は入力信号ＩＮのレベ
ルを基準電圧Ｖrefよりも低くする場合には、試験回路
３２を活性状態とすることができるので、外部端子とし
て試験回路制御信号入力端子を設ける必要がなく、その
分、通常動作時に使用する外部端子を増加し、高機能化
を図ることができる。

【００４８】また、この第４実施例によれば、通常動作
時、トランジスタ３０のコレクタのレベルを一定値に維
持することができるので、試験回路３２の動作基準レベ
ルのマージンを拡大することができる。

【００４９】また、この第４実施例によれば、試験時、
入力トランジスタ７のエミッタが接続されている回路に
電流を供給することができるので、この入力トランジス
タ７のエミッタが接続されている回路に悪影響を与える
ことがない。

【００５０】また、この第４実施例によれば、入力信号
ＩＮのレベルを基準電圧Ｖrefよりも低くする場合に
は、直ちに、試験可能状態とすることができるので、試
験時間の短縮化を図ることができる。

【００５１】第５実施例・・図６図６は本発明の第５実施例の要部を示す図であり、この
第５実施例は、入力トランジスタ７のエミッタ側の負荷
を抵抗３３で構成し、その他については、図５に示す第
４実施例と同様に構成したものである。

【００５２】この第５実施例においては、入力端子２に
入力信号ＩＮが入力されると、入力トランジスタ７はオ
ン状態となるが、トランジスタ３０は、基準電圧Ｖref
＜入力信号ＩＮのＬレベルの電圧値とされているので、
オン状態とはならず、トランジスタ３０のコレクタの電
位はＨレベルとなり、試験回路３２は非活性状態とされ
る。

【００５３】これに対して、入力端子２を開放状態にす
る場合又は入力信号ＩＮのレベルを基準電圧Ｖrefより
も低くする場合には、入力トランジスタ７はオフ状態、
トランジスタ３０はオン状態となり、トランジスタ３０
のコレクタの電位はＬレベルとなり、試験回路３２は活
性状態とされる。

【００５４】このように、この第５実施例によれば、入
力端子２を開放状態とする場合又は入力信号ＩＮのレベ
ルを基準電圧Ｖrefよりも低くする場合には、試験回路
３２を活性状態とすることができるので、外部端子とし
て試験回路制御信号入力端子を設ける必要がなく、その
分、通常動作時に使用する外部端子を増加し、高機能化
を図ることができる。

【００５５】また、この第５実施例においては、トラン
ジスタ３０のエミッタ側の負荷を抵抗３３で構成するよ
うにしているが、このようにしても、通常動作時、トラ
ンジスタ３０のコレクタのレベルを、入力信号ＩＮのレ
ベル変化に左右されず、一定値とすることができる。

【００５６】したがって、この第５実施例によれば、図
５に示す第４実施例と同様に試験回路３２の動作基準レ
ベルのマージンを拡大することができると共に、図５に
示す第４実施例よりも回路構成を簡略にすることができ
る。

【００５７】また、この第５実施例によれば、試験時、
入力トランジスタ７のエミッタが接続されている回路に
電流を供給することができるので、この入力トランジス
タ７のエミッタが接続されている回路に悪影響を与える
ことがない。

【００５８】また、この第５実施例によれば、入力信号
ＩＮのレベルを基準電圧Ｖrefよりも低くする場合に
は、直ちに、試験可能状態とすることができるので、試
験時間の短縮化を図ることができる。

【００５９】

【発明の効果】本発明によれば、入力端子（２０）を開
放状態又は入力信号（ＩＮ）を所定の電圧値以下とする
場合には、試験回路（２４）を活性状態とする試験回路
制御信号（ＴＣ）を発生する試験回路制御信号発生回路
（２５）を設けているので、外部端子として試験回路制
御信号入力端子を設ける必要がなく、その分、通常動作
時に使用する外部端子を増加し、高機能化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の要部を示す図である。

【図３】本発明の第２実施例の要部を示す図である。

【図４】本発明の第３実施例の要部を示す図である。

【図５】本発明の第４実施例の要部を示す図である。

【図６】本発明の第５実施例の要部を示す図である。

【図７】従来の半導体装置の一例の要部を示す図であ
る。

【図８】図７に示す半導体装置の動作を示す波形図であ
る。

【図９】従来の半導体装置の他の例の要部を示す図であ
る。

【図１０】図９に示す半導体装置の動作を示す波形図で
ある。

【符号の説明】

１７装置本体１８ＶＣＣ電源線１９ＶＥＥ電源線２０入力端子２１入力トランジスタ２２負荷２３非試験回路２４試験回路２５試験回路制御信号発生回路ＴＣ試験回路制御信号

Claims

【特許請求の範囲】

【請求項１】ベースを入力信号（ＩＮ）が入力される入
力端子（２０）に接続し、エミッタを、負荷（２２）を
介して低電圧側の電源線（１９）に接続すると共に非試
験回路（２３）に接続してなる入力トランジスタ（２
１）と、前記入力端子（２０）に前記入力信号（ＩＮ）
が入力される状態とする場合には、試験回路（２４）を
非活性状態とし、前記入力端子（２０）を開放状態又は
前記入力信号（ＩＮ）を所定の電圧値以下とする場合に
は、前記試験回路（２４）を活性状態とする試験回路制
御信号（ＴＣ）を発生する試験回路制御信号発生回路
（２５）とを備えて構成されていることを特徴とする半
導体装置。
【請求項２】前記試験回路制御信号発生回路（２５）
は、前記入力トランジスタ（２１）のコレクタを負荷を
介して高電圧側の電源線（１８）に接続し、前記入力ト
ランジスタ（２１）のコレクタに前記試験回路制御信号
（ＴＣ）を得るように構成されていることを特徴とする
請求項１記載の半導体装置。
【請求項３】前記入力トランジスタ（２１）のエミッタ
側の負荷（２２）は、定電流源回路で構成されているこ
とを特徴とする請求項１又は２記載の半導体装置。
【請求項４】コレクタを前記高電圧側の電源線（１８）
に接続し、エミッタを前記入力トランジスタ（２１）の
エミッタに接続し、ベースに基準電圧が供給されるトラ
ンジスタを設けて構成されていることを特徴とする請求
項３記載の半導体装置。
【請求項５】前記入力トランジスタ（２１）は、コレク
タを高電圧側の電源線（１８）に接続し、エミッタ側の
負荷（２２）を定電流源回路で構成され、前記試験回路
制御信号発生回路（２５）は、コレクタを、負荷を介し
て前記高電圧側の電源線（１８）に接続し、エミッタを
前記入力トランジスタ（２１）のエミッタに接続し、ベ
ースに基準電圧を供給されるトランジスタを設け、この
トランジスタのコレクタに試験回路制御信号（ＴＣ）を
得るように構成されていることを特徴とする請求項１記
載の半導体装置。
【請求項６】前記入力トランジスタ（２１）は、コレク
タを高電圧側の電源線（１８）に接続し、エミッタ側の
負荷を抵抗で構成され、前記試験回路制御信号発生回路
（２５）は、コレクタを、負荷を介して前記高電圧側の
電源線（１８）に接続し、エミッタを前記入力トランジ
スタ（２１）のエミッタに接続し、ベースに基準電圧を
供給されるトランジスタを設け、このトランジスタのコ
レクタに前記試験回路制御信号（ＴＣ）を得るように構
成されていることを特徴とする請求項１記載の半導体装
置。