JPH06267264A - 先入れ先出しメモリ制御装置 - Google Patents
先入れ先出しメモリ制御装置Info
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- JPH06267264A JPH06267264A JP5049193A JP4919393A JPH06267264A JP H06267264 A JPH06267264 A JP H06267264A JP 5049193 A JP5049193 A JP 5049193A JP 4919393 A JP4919393 A JP 4919393A JP H06267264 A JPH06267264 A JP H06267264A
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Abstract
(57)【要約】
【目的】 ＦＩＦＯメモリのエンプティ、フル状況を簡
単な構成で得ること。 【構成】 書き込みパルスをカウントしカウント値の最
上位ビットから下位にある値により書き込みポインタを
更新する（ｎ＋１）ビット書き込みカウンタと、読み出
しパルスをカウントしカウント値の最上位ビットから下
位にある値により読み出しポインタを更新する（ｎ＋
１）ビット読み出しカウンタと、（ｎ＋１）ビット書き
込みカウンタのカウント値及び（ｎ＋１）ビット読み出
しカウンタのカウント値を入力しこれらのカウント値が
等しいときはエンプティ・フラグを出力し最上位ビット
の値のみが異なるときはフル・フラグを出力するフラグ
発生部とを設けたことを特徴とする先入れ先出しメモリ
制御装置。 【効果】 全体の回路構成を簡素化することができる。
単な構成で得ること。 【構成】 書き込みパルスをカウントしカウント値の最
上位ビットから下位にある値により書き込みポインタを
更新する（ｎ＋１）ビット書き込みカウンタと、読み出
しパルスをカウントしカウント値の最上位ビットから下
位にある値により読み出しポインタを更新する（ｎ＋
１）ビット読み出しカウンタと、（ｎ＋１）ビット書き
込みカウンタのカウント値及び（ｎ＋１）ビット読み出
しカウンタのカウント値を入力しこれらのカウント値が
等しいときはエンプティ・フラグを出力し最上位ビット
の値のみが異なるときはフル・フラグを出力するフラグ
発生部とを設けたことを特徴とする先入れ先出しメモリ
制御装置。 【効果】 全体の回路構成を簡素化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、通信機器等のデータ・
バス部に利用されるＲＡＭ型非同期先入れ先出しメモリ
の書き込みポインタ、読み出しポインタを制御する先入
れ先出しメモリ制御装置に関し、詳しくは、この先入れ
先出しメモリのエンプティ（空）状態またはフル（満
杯）状態を表すフラグ発生方式を改善するものである。
バス部に利用されるＲＡＭ型非同期先入れ先出しメモリ
の書き込みポインタ、読み出しポインタを制御する先入
れ先出しメモリ制御装置に関し、詳しくは、この先入れ
先出しメモリのエンプティ（空）状態またはフル（満
杯）状態を表すフラグ発生方式を改善するものである。
【０００２】
【従来の技術】本発明が対象とする、一般的なＲＡＭ型
非同期先入れ先出しメモリ（以下、ＦＩＦＯ(First In
First Out)メモリという）の例を図５に表し、この図を
用いて従来の技術を説明する。ＦＩＦＯメモリ１は、２
n 個のアドレス空間を有するレジスタ部１１を備え、レ
ジスタ部１１に対しデータ書き込みのときはライト・ポ
インタ生成部１２から与えられる書き込みポインタｗａ
に従って書き込みがなされ、レジスタ部１１からデータ
を読み出すときはリード・ポインタ生成部１３から与え
られる読み出しポインタｒａに従って読み出しがなされ
る。
非同期先入れ先出しメモリ（以下、ＦＩＦＯ(First In
First Out)メモリという）の例を図５に表し、この図を
用いて従来の技術を説明する。ＦＩＦＯメモリ１は、２
n 個のアドレス空間を有するレジスタ部１１を備え、レ
ジスタ部１１に対しデータ書き込みのときはライト・ポ
インタ生成部１２から与えられる書き込みポインタｗａ
に従って書き込みがなされ、レジスタ部１１からデータ
を読み出すときはリード・ポインタ生成部１３から与え
られる読み出しポインタｒａに従って読み出しがなされ
る。
【０００３】また、ライト・ポインタ生成部１２で生成
される書き込みポインタｗａは、書き込み時に与えられ
る書き込みパルスｗｐをカウント・アップするｎビット
・アップ・カウンタｃ１のカウント値によりインクリメ
ントされ、カウント値が２n−１になると、もとの値に
戻るように制御される。同じように、リード・ポインタ
生成部１３で生成される読み出しポインタｒａは、読み
出し時に与えられる読み出しパルスｒｐをカウント・ア
ップするｎビット・アップ・カウンタｃ２のカウント値
によりインクリメントされ、カウント値が２n −１にな
るともとの値に戻るように制御される。
される書き込みポインタｗａは、書き込み時に与えられ
る書き込みパルスｗｐをカウント・アップするｎビット
・アップ・カウンタｃ１のカウント値によりインクリメ
ントされ、カウント値が２n−１になると、もとの値に
戻るように制御される。同じように、リード・ポインタ
生成部１３で生成される読み出しポインタｒａは、読み
出し時に与えられる読み出しパルスｒｐをカウント・ア
ップするｎビット・アップ・カウンタｃ２のカウント値
によりインクリメントされ、カウント値が２n −１にな
るともとの値に戻るように制御される。
【０００４】このように、書き込みポインタｗａ、読み
出しポインタｒａの値は、単純に、それぞれパルスｗ
ｐ，ｒｐをカウントするカウンタｃ１，ｃ２の状態遷移
を利用した制御により決まり、書き込み動作、読み出し
動作は非同期に発生しても問題がないように制御され
る。
出しポインタｒａの値は、単純に、それぞれパルスｗ
ｐ，ｒｐをカウントするカウンタｃ１，ｃ２の状態遷移
を利用した制御により決まり、書き込み動作、読み出し
動作は非同期に発生しても問題がないように制御され
る。
【０００５】
【発明が解決しようとする課題】以上のような従来の制
御方式を採用する場合、次のような問題があった。はじ
めに、クリア信号が与えられて初期状態のとき（レジス
タ部１１内のデータは空）は、図６に示すように、書き
込みポインタｗａはアドレス“０”、読み出しポインタ
ｒｐはアドレス“２n −１”（書き込みアドレス“０”
の一つ前のアドレス）となっている。一方、図７に示す
ように、書き込み動作が連続してレジスタ部１１内のデ
ータが満杯になった場合、書き込みポインタｗａの位置
がアドレス“０”、かつ読み出しポインタｒａの位置が
アドレス“２n −１”となることがある。従来にあって
は、レジスタ部１１内のデータが空、または満杯である
ことを検出するのに、（読み出しポインタｒａの値）−
（書き込みポインタｗａの値）の相対値を演算し、この
相対値がある値のときにＦＩＦＯメモリのデータが空、
満杯の判断を行っていた。
御方式を採用する場合、次のような問題があった。はじ
めに、クリア信号が与えられて初期状態のとき（レジス
タ部１１内のデータは空）は、図６に示すように、書き
込みポインタｗａはアドレス“０”、読み出しポインタ
ｒｐはアドレス“２n −１”（書き込みアドレス“０”
の一つ前のアドレス）となっている。一方、図７に示す
ように、書き込み動作が連続してレジスタ部１１内のデ
ータが満杯になった場合、書き込みポインタｗａの位置
がアドレス“０”、かつ読み出しポインタｒａの位置が
アドレス“２n −１”となることがある。従来にあって
は、レジスタ部１１内のデータが空、または満杯である
ことを検出するのに、（読み出しポインタｒａの値）−
（書き込みポインタｗａの値）の相対値を演算し、この
相対値がある値のときにＦＩＦＯメモリのデータが空、
満杯の判断を行っていた。
【０００６】しかしながら、レジスタ部１１のデータが
空（図６）または満杯（図７）のときに、それぞれ書き
込みポインタｗａの位置はアドレス“０”で等しく、更
に、読み出しポインタｒａの位置もアドレス“２n −
１”で等しいため、データが空または満杯の判断をする
ときは、上記の減算演算を行う他、何らかの論理回路を
組んで判断せざるを得なかった。このため、データ空
（エンプティ）、データ満杯（フル）のステイタス・フ
ラグを生成するのに、回路が複雑となる減算手段と、特
別な論理回路を設置しなければならず、全体構成の簡素
化の妨げとなっていた。
空（図６）または満杯（図７）のときに、それぞれ書き
込みポインタｗａの位置はアドレス“０”で等しく、更
に、読み出しポインタｒａの位置もアドレス“２n −
１”で等しいため、データが空または満杯の判断をする
ときは、上記の減算演算を行う他、何らかの論理回路を
組んで判断せざるを得なかった。このため、データ空
（エンプティ）、データ満杯（フル）のステイタス・フ
ラグを生成するのに、回路が複雑となる減算手段と、特
別な論理回路を設置しなければならず、全体構成の簡素
化の妨げとなっていた。
【０００７】本発明は、このような問題を課題として解
決したものであり、ＦＩＦＯメモリにてデータ・エンプ
ティ、データ・フルの状況を簡単な構成で得られるよう
にすることを目的とする。
決したものであり、ＦＩＦＯメモリにてデータ・エンプ
ティ、データ・フルの状況を簡単な構成で得られるよう
にすることを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
る本発明は、読み出しパルスまたは書き込みパルスに従
い、読み出しポインタまたは書き込みポインタの値を更
新して、２n 個（ｎは整数）のアドレス空間を有する先
入れ先出しメモリに対する読み出し動作または書き込み
動作を制御する先入れ先出しメモリ制御装置において、
前記書き込みパルスをカウントしカウント値の最上位ビ
ットから下位にある値により前記書き込みポインタを更
新する（ｎ＋１）ビット書き込みカウンタと、前記読み
出しパルスをカウントしカウント値の最上位ビットから
下位にある値により前記読み出しポインタを更新する
（ｎ＋１）ビット読み出しカウンタと、前記（ｎ＋１）
ビット書き込みカウンタのカウント値及び前記（ｎ＋
１）ビット読み出しカウンタのカウント値を入力しこれ
らのカウント値が等しいときはエンプティ・フラグを出
力し最上位ビットの値のみが異なるときはフル・フラグ
を出力するフラグ発生部とを設けたことを特徴とする先
入れ先出しメモリ制御装置である。
る本発明は、読み出しパルスまたは書き込みパルスに従
い、読み出しポインタまたは書き込みポインタの値を更
新して、２n 個（ｎは整数）のアドレス空間を有する先
入れ先出しメモリに対する読み出し動作または書き込み
動作を制御する先入れ先出しメモリ制御装置において、
前記書き込みパルスをカウントしカウント値の最上位ビ
ットから下位にある値により前記書き込みポインタを更
新する（ｎ＋１）ビット書き込みカウンタと、前記読み
出しパルスをカウントしカウント値の最上位ビットから
下位にある値により前記読み出しポインタを更新する
（ｎ＋１）ビット読み出しカウンタと、前記（ｎ＋１）
ビット書き込みカウンタのカウント値及び前記（ｎ＋
１）ビット読み出しカウンタのカウント値を入力しこれ
らのカウント値が等しいときはエンプティ・フラグを出
力し最上位ビットの値のみが異なるときはフル・フラグ
を出力するフラグ発生部とを設けたことを特徴とする先
入れ先出しメモリ制御装置である。
【０００９】
【作用】本発明の先入れ先出しメモリ制御装置は、（ｎ
＋１）ビット書き込みカウンタのカウント値と、（ｎ＋
１）ビット読み出しカウンタのカウント値とを入力し、
これらのカウント値が全く等しいときはエンプティ・フ
ラグを出力し、カウント値の最上位ビットの値のみが異
なるときはフル・フラグを出力する。
＋１）ビット書き込みカウンタのカウント値と、（ｎ＋
１）ビット読み出しカウンタのカウント値とを入力し、
これらのカウント値が全く等しいときはエンプティ・フ
ラグを出力し、カウント値の最上位ビットの値のみが異
なるときはフル・フラグを出力する。
【００１０】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図１は、１６ビット幅、４段のＲＡＭ型非同期ＦＩ
ＦＯメモリ１（この例ではｎ＝２）に本発明の先入れ先
出しメモリ制御装置を適用した例である。この図に示す
ように、本実施例は、ＦＩＦＯメモリ１、３ビット・ア
ップ・カウンタである書き込みカウンタｃ３及び読み出
しカウンタｃ４、フラグ発生部２から構成される。書き
込みカウンタｃ３及び読み出しカウンタｃ４は、ＦＩＦ
Ｏメモリ１の段数（容量）ｎの２倍の数２ｎをカウント
できるアップ・カウンタ（この例では３ビット・カウン
タ）であり、書き込みカウンタｃ３は書き込みパルスｗ
ｐをカウントし、読み出しカウンタｃ４は読み出しパル
スｒｐをカウントする。これらのカウンタｃ３，ｃ４は
クリア信号ｃｌｒ＊（ロウ・アクティブ）により初期状
態とされる。
る。図１は、１６ビット幅、４段のＲＡＭ型非同期ＦＩ
ＦＯメモリ１（この例ではｎ＝２）に本発明の先入れ先
出しメモリ制御装置を適用した例である。この図に示す
ように、本実施例は、ＦＩＦＯメモリ１、３ビット・ア
ップ・カウンタである書き込みカウンタｃ３及び読み出
しカウンタｃ４、フラグ発生部２から構成される。書き
込みカウンタｃ３及び読み出しカウンタｃ４は、ＦＩＦ
Ｏメモリ１の段数（容量）ｎの２倍の数２ｎをカウント
できるアップ・カウンタ（この例では３ビット・カウン
タ）であり、書き込みカウンタｃ３は書き込みパルスｗ
ｐをカウントし、読み出しカウンタｃ４は読み出しパル
スｒｐをカウントする。これらのカウンタｃ３，ｃ４は
クリア信号ｃｌｒ＊（ロウ・アクティブ）により初期状
態とされる。
【００１１】また、ＦＩＦＯメモリ１は、４個の１６ビ
ット幅レジスタを有するメモリ部１４の他に、デコーダ
１５、マルチプレクサ１６を備える。デコーダ１５は、
書き込みカウンタｃ３の３ビット・カウント値の下位２
ビットｗｏｕｔ［１：０］を入力し、メモリ部１４内の
４個のレジスタのうち、１６ビット・データｗｄを書き
込むべきレジスタを４本のイネーブル信号ｅｎ［３］，
ｅｎ［２］，ｅｎ［１］，ｅｎ［０］により指定する。
マルチプレクサ１６は、読み出しカウンタｃ４の３ビッ
ト・カウント値の下位２ビットｒｏｕｔ［１：０］を入
力し、メモリ部１４内の４個のレジスタ内の１６ビット
・データｒｄｐ［３］，ｒｄｐ［２］，ｒｄｐ［１］，
ｒｄｐ［０］のうち、読み出すべきデータｒｄｐを選択
する。従って、結局、書き込みカウンタｃ３のカウント
値出力の下位２ビットｗｏｕｔ［１：０］がＦＩＦＯメ
モリ１に与える書き込みポインタに相当し、読み出しカ
ウンタｃ４のカウント値出力の下位２ビットｒｏｕｔ
［１：０］がＦＩＦＯメモリ１に与える読み出しポイン
タに相当することになる。
ット幅レジスタを有するメモリ部１４の他に、デコーダ
１５、マルチプレクサ１６を備える。デコーダ１５は、
書き込みカウンタｃ３の３ビット・カウント値の下位２
ビットｗｏｕｔ［１：０］を入力し、メモリ部１４内の
４個のレジスタのうち、１６ビット・データｗｄを書き
込むべきレジスタを４本のイネーブル信号ｅｎ［３］，
ｅｎ［２］，ｅｎ［１］，ｅｎ［０］により指定する。
マルチプレクサ１６は、読み出しカウンタｃ４の３ビッ
ト・カウント値の下位２ビットｒｏｕｔ［１：０］を入
力し、メモリ部１４内の４個のレジスタ内の１６ビット
・データｒｄｐ［３］，ｒｄｐ［２］，ｒｄｐ［１］，
ｒｄｐ［０］のうち、読み出すべきデータｒｄｐを選択
する。従って、結局、書き込みカウンタｃ３のカウント
値出力の下位２ビットｗｏｕｔ［１：０］がＦＩＦＯメ
モリ１に与える書き込みポインタに相当し、読み出しカ
ウンタｃ４のカウント値出力の下位２ビットｒｏｕｔ
［１：０］がＦＩＦＯメモリ１に与える読み出しポイン
タに相当することになる。
【００１２】フラグ発生部２は、書き込みカウンタｃ３
から出力される３ビット・カウント値ｗｏｕｔ［２：
０］と、読み出しカウンタｃ４から出力される３ビット
・カウント値ｒｏｕｔ［２：０］を入力して次の論理演
算を行い、ＦＩＦＯメモリ１のエンプティ・フラグ（有
効データ空）Ｅ、フル・フラグ（データ満杯）Ｆを出力
する。尚、この論理演算の原理は、カウント値ｗｏｕｔ
［２：０］，ｒｏｕｔ［２：０］が等しいときはエンプ
ティ・フラグを出力し、これらのカウント値の最上位ビ
ットｗｏｕｔ［２］，ｒｏｕｔ［２］の値のみが異なる
ときはフル・フラグを出力するものであるが、回路構成
上、次のような論理を設定する。 Ｅ＝（ｗｏｕｔ［２］＝ｒｏｕｔ［２］） ＆（ｗｏｕｔ［１：０］＝ｒｏｕｔ［１：０］） … Ｆ＝（ｗｏｕｔ［２］≠ｒｏｕｔ［２］） ＆（ｗｏｕｔ［１：０］＝ｒｏｕｔ［１：０］） … 但し、ｗｏｕｔ［２］は書き込みカウンタｃ３のカウン
ト値の最上位ビット、ｒｏｕｔ［２］は読み出しカウン
タｃ４のカウント値の最上位ビット、ｗｏｕｔ［１：
０］は書き込みカウンタｃ３のカウント値の下位２ビッ
ト、ｒｏｕｔ［１：０］は読み出しカウンタｃ４のカウ
ント値の下位２ビットであり、“＆”は二つの条件がと
もに満足する「かつ」の意味を表す。
から出力される３ビット・カウント値ｗｏｕｔ［２：
０］と、読み出しカウンタｃ４から出力される３ビット
・カウント値ｒｏｕｔ［２：０］を入力して次の論理演
算を行い、ＦＩＦＯメモリ１のエンプティ・フラグ（有
効データ空）Ｅ、フル・フラグ（データ満杯）Ｆを出力
する。尚、この論理演算の原理は、カウント値ｗｏｕｔ
［２：０］，ｒｏｕｔ［２：０］が等しいときはエンプ
ティ・フラグを出力し、これらのカウント値の最上位ビ
ットｗｏｕｔ［２］，ｒｏｕｔ［２］の値のみが異なる
ときはフル・フラグを出力するものであるが、回路構成
上、次のような論理を設定する。 Ｅ＝（ｗｏｕｔ［２］＝ｒｏｕｔ［２］） ＆（ｗｏｕｔ［１：０］＝ｒｏｕｔ［１：０］） … Ｆ＝（ｗｏｕｔ［２］≠ｒｏｕｔ［２］） ＆（ｗｏｕｔ［１：０］＝ｒｏｕｔ［１：０］） … 但し、ｗｏｕｔ［２］は書き込みカウンタｃ３のカウン
ト値の最上位ビット、ｒｏｕｔ［２］は読み出しカウン
タｃ４のカウント値の最上位ビット、ｗｏｕｔ［１：
０］は書き込みカウンタｃ３のカウント値の下位２ビッ
ト、ｒｏｕｔ［１：０］は読み出しカウンタｃ４のカウ
ント値の下位２ビットであり、“＆”は二つの条件がと
もに満足する「かつ」の意味を表す。
【００１３】次に、このように構成した本発明装置の動
作の例を図２、図３、図４を用いて説明する。図２は、
クリア信号ｃｌｒ＊“Ｌ”（アクティブ）が装置に与え
られて、書き込みカウンタｃ３、読み出しカウンタｃ４
のカウント値ｗｏｕｔ，ｒｏｕｔがそれぞれ“０００”
で初期化された状態を表す。このとき、デコーダ１５出
力は、最初にデータｗｄを書き込むべきメモリ部１４の
レジスタの位置を指定し、マルチプレクサ１６は、デー
タｒｄを最初に読み出すべきメモリ部１４のレジスタの
位置を指定する。また、フラグ発生部２からは、、
の式に従い、エンプティ・フラグＥが出力される。
作の例を図２、図３、図４を用いて説明する。図２は、
クリア信号ｃｌｒ＊“Ｌ”（アクティブ）が装置に与え
られて、書き込みカウンタｃ３、読み出しカウンタｃ４
のカウント値ｗｏｕｔ，ｒｏｕｔがそれぞれ“０００”
で初期化された状態を表す。このとき、デコーダ１５出
力は、最初にデータｗｄを書き込むべきメモリ部１４の
レジスタの位置を指定し、マルチプレクサ１６は、デー
タｒｄを最初に読み出すべきメモリ部１４のレジスタの
位置を指定する。また、フラグ発生部２からは、、
の式に従い、エンプティ・フラグＥが出力される。
【００１４】データ書き込み時は図３に示す通りであ
る。この時、書き込みデータ（ライト・データ）ｗｄが
確定し、書き込みパルスｗｐ“Ｌ”を与えると、書き込
みパルスｗｐの立ち上がりエッジで、現在の書き込みカ
ウンタｃ３（“１００”）及びデコーダ１５により指定
されている書き込みポインタに対応するレジスタにデー
タｗｄが書き込まれる。続いて、書き込みカウンタｃ３
はカウント・アップし、例えば現在のカウント値が“１
００”であれば“１０１”へ更新される。これに伴い、
書き込みポインタが１進むように、デコーダ１５から出
力されるイネーブル信号も１インクリメントされる。但
し、ＦＩＦＯメモリ１のメモリ部１４は４段のレジスタ
を有するものであるから、実際には、書き込みカウンタ
ｃ３の３ビット・カウント値の下位２ビットが書き込み
ポインタとして参照される。
る。この時、書き込みデータ（ライト・データ）ｗｄが
確定し、書き込みパルスｗｐ“Ｌ”を与えると、書き込
みパルスｗｐの立ち上がりエッジで、現在の書き込みカ
ウンタｃ３（“１００”）及びデコーダ１５により指定
されている書き込みポインタに対応するレジスタにデー
タｗｄが書き込まれる。続いて、書き込みカウンタｃ３
はカウント・アップし、例えば現在のカウント値が“１
００”であれば“１０１”へ更新される。これに伴い、
書き込みポインタが１進むように、デコーダ１５から出
力されるイネーブル信号も１インクリメントされる。但
し、ＦＩＦＯメモリ１のメモリ部１４は４段のレジスタ
を有するものであるから、実際には、書き込みカウンタ
ｃ３の３ビット・カウント値の下位２ビットが書き込み
ポインタとして参照される。
【００１５】図４は読み出し時、読み出しパルスｒｐ
“Ｌ”が与えられた場合であり、このパルスｒｐの立ち
上がりエッジで読み出しカウンタｃ４はカウント・アッ
プし、マルチプレクサ１６により現在の読み出しポイン
タが１インクリメントされる。そして、このインクリメ
ントされた読み出しポインタに相当するレジスタ位置か
ら、読み出しデータ（リード・データ）ｒｄが読み出さ
れる。例えば、現在の読み出しカウンタｃ４のカウント
値ｒｏｕｔが“１０１”であれば、読み出しパルスｒｐ
によりカウント値ｒｏｕｔが“１１０”となり、この値
“１１０”に対応する読み出しポインタに従ってデータ
が読み出される。また、メモリ部１４は４段のレジスタ
であるから、読み出し時にあっても、実際には、読み出
しカウンタｃ４の３ビット・カウント値の下位２ビット
が書き込みポインタとして参照される。
“Ｌ”が与えられた場合であり、このパルスｒｐの立ち
上がりエッジで読み出しカウンタｃ４はカウント・アッ
プし、マルチプレクサ１６により現在の読み出しポイン
タが１インクリメントされる。そして、このインクリメ
ントされた読み出しポインタに相当するレジスタ位置か
ら、読み出しデータ（リード・データ）ｒｄが読み出さ
れる。例えば、現在の読み出しカウンタｃ４のカウント
値ｒｏｕｔが“１０１”であれば、読み出しパルスｒｐ
によりカウント値ｒｏｕｔが“１１０”となり、この値
“１１０”に対応する読み出しポインタに従ってデータ
が読み出される。また、メモリ部１４は４段のレジスタ
であるから、読み出し時にあっても、実際には、読み出
しカウンタｃ４の３ビット・カウント値の下位２ビット
が書き込みポインタとして参照される。
【００１６】ここで、書き込み、読み出しの動作が数回
繰り返され、書き込み回数に等しい回数だけ読み出しが
行われると、書き込みポインタと読み出しポインタの相
対位置関係が見かけ上、図２に示した初期状態と同じに
なる。例えば、図４に戻り、この時点で書き込みカウン
タｃ３のカウント値ｗｏｕｔが“１１０”、読み出しカ
ウンタｃ４のカウント値“１０１”のとき、読み出し操
作が行われると、読み出しカウンタｃ４のカウント値ｒ
ｏｕｔが“１１０”とされ、この値に相当する読み出し
ポインタにより読み出し動作が行われる。このとき、フ
ラグ発生部２は二つのカウント値ｗｏｕｔ“１１０”，
ｒｏｕｔ“１１０”とを入力して上記の，式を演算
すると、その最上位ビットは一致、下位２ビット部（ポ
インタ相当部）も一致して式が成立する。これによ
り、メモリ部１４内のデータが空であることを表すエン
プティ・フラグＥが出力される。
繰り返され、書き込み回数に等しい回数だけ読み出しが
行われると、書き込みポインタと読み出しポインタの相
対位置関係が見かけ上、図２に示した初期状態と同じに
なる。例えば、図４に戻り、この時点で書き込みカウン
タｃ３のカウント値ｗｏｕｔが“１１０”、読み出しカ
ウンタｃ４のカウント値“１０１”のとき、読み出し操
作が行われると、読み出しカウンタｃ４のカウント値ｒ
ｏｕｔが“１１０”とされ、この値に相当する読み出し
ポインタにより読み出し動作が行われる。このとき、フ
ラグ発生部２は二つのカウント値ｗｏｕｔ“１１０”，
ｒｏｕｔ“１１０”とを入力して上記の，式を演算
すると、その最上位ビットは一致、下位２ビット部（ポ
インタ相当部）も一致して式が成立する。これによ
り、メモリ部１４内のデータが空であることを表すエン
プティ・フラグＥが出力される。
【００１７】更に、書き込み、読み出しの動作が繰り返
され、書き込み回数が読み出し回数よりも４回（２
n 回）上回ると、やはり書き込みポインタと読み出しポ
インタの相対位置関係が見かけ上、図２に示した初期状
態と同じになる。例えば、図３に戻り、この時点で書き
込みカウンタｃ３のカウント値ｗｏｕｔが“１００”、
読み出しカウンタｃ４のカウント値“００１”のとき、
書き込み動作が行われると、書き込みカウンタｃ３のカ
ウント値ｗｏｕｔが“１０１”となる。フラグ発生部２
は二つのカウント値ｗｏｕｔ“１０１”，ｒｏｕｔ“０
０１”とを入力して上記の，式を演算すると、その
最上位ビット部は不一致、下位２ビット部（ポインタ相
当部）は一致で式が成立する。これにより、メモリ部
１４内のデータが満杯であることを表すフル・フラグＦ
が出力される。
され、書き込み回数が読み出し回数よりも４回（２
n 回）上回ると、やはり書き込みポインタと読み出しポ
インタの相対位置関係が見かけ上、図２に示した初期状
態と同じになる。例えば、図３に戻り、この時点で書き
込みカウンタｃ３のカウント値ｗｏｕｔが“１００”、
読み出しカウンタｃ４のカウント値“００１”のとき、
書き込み動作が行われると、書き込みカウンタｃ３のカ
ウント値ｗｏｕｔが“１０１”となる。フラグ発生部２
は二つのカウント値ｗｏｕｔ“１０１”，ｒｏｕｔ“０
０１”とを入力して上記の，式を演算すると、その
最上位ビット部は不一致、下位２ビット部（ポインタ相
当部）は一致で式が成立する。これにより、メモリ部
１４内のデータが満杯であることを表すフル・フラグＦ
が出力される。
【００１８】以上より、ＦＩＦＯメモリ部１における書
き込みポインタと読み出しポインタとの相対位置を検出
するのは二つのカウンタｃ３，ｃ４のカウント値の下位
２ビットであり、データの空状態、満杯状態を区別する
のは、最上位ビットである。
き込みポインタと読み出しポインタとの相対位置を検出
するのは二つのカウンタｃ３，ｃ４のカウント値の下位
２ビットであり、データの空状態、満杯状態を区別する
のは、最上位ビットである。
【００１９】なおここで、書き込み、読み出しの一連の
繰り返し動作が先入れ先出し動作に対応し、それぞれの
動作は非同期に行ってよいが、読み出し回数が書き込み
回数を越えてはならず、書き込み回数が読み出し回数を
越えてもいけない。また、書き込みポインタが１つ先に
進むのは書き込みカウンタｃ３が１インクリメントされ
ることであり、読み出しポインタが１つ先に進むのは読
み出しカウンタｃ４が１インクリメントされることであ
る。
繰り返し動作が先入れ先出し動作に対応し、それぞれの
動作は非同期に行ってよいが、読み出し回数が書き込み
回数を越えてはならず、書き込み回数が読み出し回数を
越えてもいけない。また、書き込みポインタが１つ先に
進むのは書き込みカウンタｃ３が１インクリメントされ
ることであり、読み出しポインタが１つ先に進むのは読
み出しカウンタｃ４が１インクリメントされることであ
る。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
非同期式の先入れ先出しメモリの書き込みポインタ及び
読み出しポインタの制御に、メモリ部の段数の２倍の数
をカウントするアップ・カウンタを用い、このカウンタ
のカウント値の最上位ビット及び下位ビットを利用して
メモリのエンプティ、フルの状態を簡単な比較論理で発
生できるようにしたので、全体の回路構成を簡素化する
ことができる。
非同期式の先入れ先出しメモリの書き込みポインタ及び
読み出しポインタの制御に、メモリ部の段数の２倍の数
をカウントするアップ・カウンタを用い、このカウンタ
のカウント値の最上位ビット及び下位ビットを利用して
メモリのエンプティ、フルの状態を簡単な比較論理で発
生できるようにしたので、全体の回路構成を簡素化する
ことができる。
【図１】本発明を実施した先入れ先出しメモリ制御装置
の構成概念図である。
の構成概念図である。
【図２】本発明装置の動作を表すタイムチャートであ
る。
る。
【図３】本発明装置の動作を表すタイムチャートであ
る。
る。
【図４】本発明装置の動作を表すタイムチャートであ
る。
る。
【図５】従来の装置を表す図である。
【図６】従来の装置の動作を表す図である。
【図７】従来の装置の動作を表す図である。
１ ＦＩＦＯメモリ １１ レジスタ部 １２ ライト・ポインタ生成部 １３ リード・ポインタ生成部 １４ メモリ部 １５ デコーダ １６ マルチプレクサ ２ フラグ発生部 ｃ１，ｃ２ ｎビット・アップ・カウンタ ｃ３ 書き込みカウンタ ｃ４ 読み出しカウンタ
Claims (1)
- 【請求項１】読み出しパルスまたは書き込みパルスに従
い、読み出しポインタまたは書き込みポインタの値を更
新して、２n 個（ｎは整数）のアドレス空間を有する先
入れ先出しメモリに対する読み出し動作または書き込み
動作を制御する先入れ先出しメモリ制御装置において、
前記書き込みパルスをカウントしカウント値の最上位ビ
ットから下位にある値により前記書き込みポインタを更
新する（ｎ＋１）ビット書き込みカウンタと、前記読み
出しパルスをカウントしカウント値の最上位ビットから
下位にある値により前記読み出しポインタを更新する
（ｎ＋１）ビット読み出しカウンタと、前記（ｎ＋１）
ビット書き込みカウンタのカウント値及び前記（ｎ＋
１）ビット読み出しカウンタのカウント値を入力しこれ
らのカウント値が等しいときはエンプティ・フラグを出
力し最上位ビットの値のみが異なるときはフル・フラグ
を出力するフラグ発生部とを設けたことを特徴とする先
入れ先出しメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049193A JPH06267264A (ja) | 1993-03-10 | 1993-03-10 | 先入れ先出しメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049193A JPH06267264A (ja) | 1993-03-10 | 1993-03-10 | 先入れ先出しメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267264A true JPH06267264A (ja) | 1994-09-22 |
Family
ID=12824182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049193A Pending JPH06267264A (ja) | 1993-03-10 | 1993-03-10 | 先入れ先出しメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000214274A (ja) * | 1999-01-25 | 2000-08-04 | Nec Eng Ltd | タイムアウト優先処理タイマ回路 |
| JP2008530651A (ja) * | 2005-02-08 | 2008-08-07 | エヌエックスピー ビー ヴィ | 高速シフト演算用の低電力レジスタアレイ |
-
1993
- 1993-03-10 JP JP5049193A patent/JPH06267264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000214274A (ja) * | 1999-01-25 | 2000-08-04 | Nec Eng Ltd | タイムアウト優先処理タイマ回路 |
| JP2008530651A (ja) * | 2005-02-08 | 2008-08-07 | エヌエックスピー ビー ヴィ | 高速シフト演算用の低電力レジスタアレイ |
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