JPH06267959A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06267959A JPH06267959A JP5081323A JP8132393A JPH06267959A JP H06267959 A JPH06267959 A JP H06267959A JP 5081323 A JP5081323 A JP 5081323A JP 8132393 A JP8132393 A JP 8132393A JP H06267959 A JPH06267959 A JP H06267959A
- Authority
- JP
- Japan
- Prior art keywords
- film
- aluminum
- semiconductor device
- wiring
- film forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/58—After-treatment
- C23C14/5806—Thermal treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 アルミニウム配線のエレクトロマイグレーシ
ョン耐性及びストレスマイグレーション耐性を共に高め
る。 【構成】 ＭＯＳトランジスタの層間絶縁膜７にコンタ
クトホールを形成した後、成膜温度５００〜５５０℃、
成膜ガス圧８ｍＴｏｒｒ及び成膜パワー１０ｋＷの高温
スパッタ法にて膜厚６００ｎｍの多結晶アルミニウム膜
８を成膜する。次に、この多結晶アルミニウム膜８の表
層部を非晶質アルミニウム膜９にすべく、ドーズ量が１
×１０15ｃｍ-2以上、注入エネルギー１００ｋｅＶの条
件にてアルゴンのイオン注入を行う。さらに、パターニ
ング後、シンターを行い、ソース／ドレイン拡散層５及
び６と下層の多結晶アルミニウム膜８′とのオーミック
接触をとる。
ョン耐性及びストレスマイグレーション耐性を共に高め
る。 【構成】 ＭＯＳトランジスタの層間絶縁膜７にコンタ
クトホールを形成した後、成膜温度５００〜５５０℃、
成膜ガス圧８ｍＴｏｒｒ及び成膜パワー１０ｋＷの高温
スパッタ法にて膜厚６００ｎｍの多結晶アルミニウム膜
８を成膜する。次に、この多結晶アルミニウム膜８の表
層部を非晶質アルミニウム膜９にすべく、ドーズ量が１
×１０15ｃｍ-2以上、注入エネルギー１００ｋｅＶの条
件にてアルゴンのイオン注入を行う。さらに、パターニ
ング後、シンターを行い、ソース／ドレイン拡散層５及
び６と下層の多結晶アルミニウム膜８′とのオーミック
接触をとる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、例えば、ＭＯＳトランジスタにおける微細化した
アルミニウム又はアルミニウム合金膜などの配線層の製
造方法に関する。
関し、例えば、ＭＯＳトランジスタにおける微細化した
アルミニウム又はアルミニウム合金膜などの配線層の製
造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の配線材料として、例
えば特開平３−１１０８４８号公報に開示されているよ
うに、アルミニウム又はアルミニウム合金が広く用いら
れている。これらの大きな特徴は、下地のシリコン及び
シリコン酸化膜に対して密着性が良いこと、抵抗値が低
いこと、ｐ型又はｎ型拡散層とオーミックコンタクトが
形成できること、並びに、コストが低いことである。
えば特開平３−１１０８４８号公報に開示されているよ
うに、アルミニウム又はアルミニウム合金が広く用いら
れている。これらの大きな特徴は、下地のシリコン及び
シリコン酸化膜に対して密着性が良いこと、抵抗値が低
いこと、ｐ型又はｎ型拡散層とオーミックコンタクトが
形成できること、並びに、コストが低いことである。
【０００３】一方、半導体集積回路の微細化が進むに連
れて、デバイスの寸法も縮小化してきており、特に横方
向の寸法の縮小化が顕著になっている。この結果、配線
間のビアホール、或いは、配線と拡散層とを接続するコ
ンタクトホールのアスペクト比が増大し、スパッタリン
グ法ではそれらのホールの底部までアルミニウム膜を埋
め込めないという問題も生じてきている。
れて、デバイスの寸法も縮小化してきており、特に横方
向の寸法の縮小化が顕著になっている。この結果、配線
間のビアホール、或いは、配線と拡散層とを接続するコ
ンタクトホールのアスペクト比が増大し、スパッタリン
グ法ではそれらのホールの底部までアルミニウム膜を埋
め込めないという問題も生じてきている。
【０００４】この問題を解決するための一手段として、
５００乃至５５０℃の高温下でアルミニウム又はアルミ
ニウム合金を成膜するいわゆる高温スパッタ法が検討さ
れている。この「高温スパッタ法」という名称は、従来
一般にアルミニウム配線を形成する際に適用されてきた
成膜温度が、室温乃至３００℃程度であったのに対し、
この方法では５００乃至５５０℃という、さらに高い温
度を用いることに由来する。この高温スパッタ法によ
り、基板上に成膜されたアルミニウム原子の移動度が増
大し、アルミニウム原子のホール内部への埋め込みが促
進されることが報告されている。
５００乃至５５０℃の高温下でアルミニウム又はアルミ
ニウム合金を成膜するいわゆる高温スパッタ法が検討さ
れている。この「高温スパッタ法」という名称は、従来
一般にアルミニウム配線を形成する際に適用されてきた
成膜温度が、室温乃至３００℃程度であったのに対し、
この方法では５００乃至５５０℃という、さらに高い温
度を用いることに由来する。この高温スパッタ法によ
り、基板上に成膜されたアルミニウム原子の移動度が増
大し、アルミニウム原子のホール内部への埋め込みが促
進されることが報告されている。
【０００５】上述の高温スパッタ法について、図３を参
照しながら説明する。
照しながら説明する。
【０００６】まず、図３（ａ）に示すように、ｐ型シリ
コン基板１にドライ熱酸化によりゲート酸化膜２を形成
し、次いでゲート電極用の多結晶シリコン膜３をＣＶＤ
法により形成する。
コン基板１にドライ熱酸化によりゲート酸化膜２を形成
し、次いでゲート電極用の多結晶シリコン膜３をＣＶＤ
法により形成する。
【０００７】次に、図３（ｂ）に示すように、ゲート電
極４となる多結晶シリコン膜３及びその下部のゲート酸
化膜２を残して多結晶シリコン膜３及びゲート酸化膜２
をエッチング除去する。
極４となる多結晶シリコン膜３及びその下部のゲート酸
化膜２を残して多結晶シリコン膜３及びゲート酸化膜２
をエッチング除去する。
【０００８】次に、図３（ｃ）に示すように、このゲー
ト電極４をマスクとしたイオン注入及びその後の熱拡散
によりソース／ドレイン拡散層５、６を形成する。この
ときのイオン種はリン或いは砒素を用いる。次いで、リ
ンシリケートガラス（ＰＳＧ）等による層間絶縁膜７を
ＣＶＤ法により形成し、コンタクト部の開孔処理を行
い、しかる後、リフロー処理にて層間絶縁膜７の段差部
を緩やかにする。
ト電極４をマスクとしたイオン注入及びその後の熱拡散
によりソース／ドレイン拡散層５、６を形成する。この
ときのイオン種はリン或いは砒素を用いる。次いで、リ
ンシリケートガラス（ＰＳＧ）等による層間絶縁膜７を
ＣＶＤ法により形成し、コンタクト部の開孔処理を行
い、しかる後、リフロー処理にて層間絶縁膜７の段差部
を緩やかにする。
【０００９】次に、図３（ｄ）に示すように、高温スパ
ッタ法にて、アルミニウム−シリコン−銅合金８を基板
全面に堆積し、フォトエッチング技術により配線パター
ンを形成し、しかる後、シンター工程にて拡散層５、６
とのオーミック接触をとる。
ッタ法にて、アルミニウム−シリコン−銅合金８を基板
全面に堆積し、フォトエッチング技術により配線パター
ンを形成し、しかる後、シンター工程にて拡散層５、６
とのオーミック接触をとる。
【００１０】
【発明が解決しようとする課題】半導体装置の信頼性に
影響を与える不良モードの一つに、配線の断線がある。
この不良は、配線中を流れる電流に起因するエレクトロ
マイグレーションと、配線に加わるストレスに起因する
ストレスマイグレーションとに大別される。これらの不
良はアルミニウムの結晶粒径に大きく依存することが知
られている。すなわち、図２に示すように、配線幅一定
という条件の下では、結晶粒径が増大するとエレクトロ
マイグレーションによる不良は抑制されるが、ストレス
マイグレーションによる不良が顕在化し、一方、結晶粒
が微粒子化するとストレスマイグレーションによる不良
は抑制されるが、エレクトロマイグレーションによる不
良が顕在化するという関係にある。したがって、アルミ
ニウムの結晶粒径の制御は、断線不良率低減化のための
重要な課題となっている。
影響を与える不良モードの一つに、配線の断線がある。
この不良は、配線中を流れる電流に起因するエレクトロ
マイグレーションと、配線に加わるストレスに起因する
ストレスマイグレーションとに大別される。これらの不
良はアルミニウムの結晶粒径に大きく依存することが知
られている。すなわち、図２に示すように、配線幅一定
という条件の下では、結晶粒径が増大するとエレクトロ
マイグレーションによる不良は抑制されるが、ストレス
マイグレーションによる不良が顕在化し、一方、結晶粒
が微粒子化するとストレスマイグレーションによる不良
は抑制されるが、エレクトロマイグレーションによる不
良が顕在化するという関係にある。したがって、アルミ
ニウムの結晶粒径の制御は、断線不良率低減化のための
重要な課題となっている。
【００１１】しかしながら、前述の高温スパッタ法で
は、ホール内への埋め込み特性は向上するが、成膜温度
が通常より高いために配線を構成するアルミニウムの結
晶粒径が増大し、これによりストレスマイグレーション
による配線の断線が多発する等の問題があった。
は、ホール内への埋め込み特性は向上するが、成膜温度
が通常より高いために配線を構成するアルミニウムの結
晶粒径が増大し、これによりストレスマイグレーション
による配線の断線が多発する等の問題があった。
【００１２】そこで、本発明の目的は、アスペクト比の
大きなホールに対しての成膜性が良好であるという高温
スパッタ法の利点を保持しつつ、アルミニウム配線の信
頼性に影響するエレクトロマイグレーション耐性及びス
トレスマイグレーション耐性を共に高めることのできる
半導体装置の製造方法を提供することである。
大きなホールに対しての成膜性が良好であるという高温
スパッタ法の利点を保持しつつ、アルミニウム配線の信
頼性に影響するエレクトロマイグレーション耐性及びス
トレスマイグレーション耐性を共に高めることのできる
半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
形成された絶縁膜上にアルミニウム又はアルミニウム系
合金からなる配線層を５００℃以上の温度でスパッタリ
ング成膜する成膜工程と、前記成膜工程後に前記配線層
の表面へイオン注入するイオン注入工程とを有する。
に、本発明の半導体装置の製造方法は、半導体基板上に
形成された絶縁膜上にアルミニウム又はアルミニウム系
合金からなる配線層を５００℃以上の温度でスパッタリ
ング成膜する成膜工程と、前記成膜工程後に前記配線層
の表面へイオン注入するイオン注入工程とを有する。
【００１４】また、本発明の実施態様としては、前記半
導体装置が、半導体基板上にゲート絶縁膜を介してゲー
ト電極を設けたＭＩＳ型半導体装置であってよい。
導体装置が、半導体基板上にゲート絶縁膜を介してゲー
ト電極を設けたＭＩＳ型半導体装置であってよい。
【００１５】また、本発明の実施態様としては、前記イ
オン注入工程において使用するイオン種が、ネオン、ア
ルゴン、キセノン、クリプトン、アルミニウム、シリコ
ン、銅、チタン、スカンジウム、窒素、リン、砒素、ホ
ウ素及びこれらを含んだ化合物からなる群より選ばれた
少なくとも１種であってよい。
オン注入工程において使用するイオン種が、ネオン、ア
ルゴン、キセノン、クリプトン、アルミニウム、シリコ
ン、銅、チタン、スカンジウム、窒素、リン、砒素、ホ
ウ素及びこれらを含んだ化合物からなる群より選ばれた
少なくとも１種であってよい。
【００１６】さらに、本発明は、前記イオン注入工程に
おいて、ドーズ量が１×１０15ｃｍ-2以上であることが
好ましい。
おいて、ドーズ量が１×１０15ｃｍ-2以上であることが
好ましい。
【００１７】
【作用】５００〜５５０℃の温度でアルミニウム膜又は
アルミニウム系合金膜をスパッタリング成膜すると、そ
の結晶粒径は１〜１０μｍ程度に成長するが、その後、
膜表面にイオン注入を行うことにより、膜表面の結晶性
が破壊され、非晶質或いは微結晶粒状に変化する。これ
により、配線層下部では多結晶アルミニウム領域、配線
層上部では非晶質或いは微結晶粒アルミニウム領域が形
成されるが、これらの領域の境界は明確でなく、滑らか
に変化しているために、両領域の密着性を損なう問題が
ない。このように結晶構造の異なった構造を有する配線
は、エレクトロマイグレーション及びストレスマイグレ
ーションのそれぞれに対し耐性を有するようになり、そ
れらによる断線が生じにくくなる。
アルミニウム系合金膜をスパッタリング成膜すると、そ
の結晶粒径は１〜１０μｍ程度に成長するが、その後、
膜表面にイオン注入を行うことにより、膜表面の結晶性
が破壊され、非晶質或いは微結晶粒状に変化する。これ
により、配線層下部では多結晶アルミニウム領域、配線
層上部では非晶質或いは微結晶粒アルミニウム領域が形
成されるが、これらの領域の境界は明確でなく、滑らか
に変化しているために、両領域の密着性を損なう問題が
ない。このように結晶構造の異なった構造を有する配線
は、エレクトロマイグレーション及びストレスマイグレ
ーションのそれぞれに対し耐性を有するようになり、そ
れらによる断線が生じにくくなる。
【００１８】
【実施例】以下、本発明の一実施例として、ＭＯＳトラ
ンジスタにおける配線の形成方法を図１を参照して説明
する。
ンジスタにおける配線の形成方法を図１を参照して説明
する。
【００１９】まず、図１（ａ）に示すように、図３に示
した従来技術と同じ手順で、シリコン基板１に、ゲート
酸化膜２、ゲート電極４、ソース／ドレイン拡散層５及
び６で構成されるＭＯＳトランジスタを形成し、その上
に層間絶縁膜７を堆積する。次いで、ソース／ドレイン
拡散層５及び６上の層間絶縁膜７を開孔し、コンタクト
ホールを形成する。
した従来技術と同じ手順で、シリコン基板１に、ゲート
酸化膜２、ゲート電極４、ソース／ドレイン拡散層５及
び６で構成されるＭＯＳトランジスタを形成し、その上
に層間絶縁膜７を堆積する。次いで、ソース／ドレイン
拡散層５及び６上の層間絶縁膜７を開孔し、コンタクト
ホールを形成する。
【００２０】次に、図１（ｂ）に示すように、層間絶縁
膜７上に高温スパッタ法にて膜厚６００ｎｍの多結晶ア
ルミニウム膜８を成膜する。成膜条件は、成膜温度５５
０℃、成膜ガス圧８ｍＴｏｒｒ及び成膜パワー１０ｋＷ
である。
膜７上に高温スパッタ法にて膜厚６００ｎｍの多結晶ア
ルミニウム膜８を成膜する。成膜条件は、成膜温度５５
０℃、成膜ガス圧８ｍＴｏｒｒ及び成膜パワー１０ｋＷ
である。
【００２１】次に、図１（ｃ）に示すように、アルミニ
ウム膜８の表面へ、イオン種がアルゴン、ドーズ量が５
×１０15ｃｍ-2、注入エネルギー１００ｋｅＶの条件に
てイオン注入を行う。このイオン注入により多結晶アル
ミニウム膜８の表層部が非晶質アルミニウム膜９へと変
化する。
ウム膜８の表面へ、イオン種がアルゴン、ドーズ量が５
×１０15ｃｍ-2、注入エネルギー１００ｋｅＶの条件に
てイオン注入を行う。このイオン注入により多結晶アル
ミニウム膜８の表層部が非晶質アルミニウム膜９へと変
化する。
【００２２】次に、図１（ｄ）に示すように、多結晶ア
ルミニウム膜８′及び非晶質アルミニウム膜９のパター
ニングを行い、しかる後、水素を数％含んだ窒素雰囲気
下にて４００℃のシンターを行い、ソース／ドレイン拡
散層５及び６とのオーミック接触をとる。
ルミニウム膜８′及び非晶質アルミニウム膜９のパター
ニングを行い、しかる後、水素を数％含んだ窒素雰囲気
下にて４００℃のシンターを行い、ソース／ドレイン拡
散層５及び６とのオーミック接触をとる。
【００２３】以上の手順により形成されたアルミニウム
配線膜は、その表層部がイオン注入により非晶質アルミ
ニウム膜９に変化しており、下層部が多結晶アルミニウ
ムである。しかも、両者の境界は明確ではなく、滑らか
に変化している。そして、このような複合膜を形成する
ことにより、成膜性が良好でかつエレクトロマイグレー
ション及びストレスマイグレーションのそれぞれに対し
優れた耐性を示す。
配線膜は、その表層部がイオン注入により非晶質アルミ
ニウム膜９に変化しており、下層部が多結晶アルミニウ
ムである。しかも、両者の境界は明確ではなく、滑らか
に変化している。そして、このような複合膜を形成する
ことにより、成膜性が良好でかつエレクトロマイグレー
ション及びストレスマイグレーションのそれぞれに対し
優れた耐性を示す。
【００２４】なお、本実施例では、配線材料にアルミニ
ウムを用いたが、配線材料としてアルミニウム系合金膜
を用いてもよい。
ウムを用いたが、配線材料としてアルミニウム系合金膜
を用いてもよい。
【００２５】また、本実施例では、多結晶アルミニウム
膜への注入イオン種をアルゴンとしたが、イオン種はネ
オン、キセノン、クリプトン、アルミニウム、シリコ
ン、銅、チタン、スカンジウム、窒素、リン、砒素、ホ
ウ素、又は、これらを含んだ化合物若しくは混合物でも
よい。
膜への注入イオン種をアルゴンとしたが、イオン種はネ
オン、キセノン、クリプトン、アルミニウム、シリコ
ン、銅、チタン、スカンジウム、窒素、リン、砒素、ホ
ウ素、又は、これらを含んだ化合物若しくは混合物でも
よい。
【００２６】さらに、本実施例では、イオン注入を行っ
た後にシンターを行ったが、イオン注入工程をシンター
工程の後に行ってもよい。
た後にシンターを行ったが、イオン注入工程をシンター
工程の後に行ってもよい。
【００２７】
【発明の効果】本発明によれば、例えばアルミニウム配
線において従来問題となっていたエレクトロマイグレー
ションとストレスマイグレーションの両方の耐性を共に
向上させることができ、配線の信頼性を高めることがで
きる。従って、半導体装置の信頼性が高まり、歩留りが
向上するので低コストで製品を提供することができる。
線において従来問題となっていたエレクトロマイグレー
ションとストレスマイグレーションの両方の耐性を共に
向上させることができ、配線の信頼性を高めることがで
きる。従って、半導体装置の信頼性が高まり、歩留りが
向上するので低コストで製品を提供することができる。
【図１】本発明の一実施例による半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】アルミニウム結晶粒径と断線による不良率との
関係を示す図である。
関係を示す図である。
【図３】従来の半導体装置の製造方法の一例を示す断面
図である。
図である。
１ ｐ型シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ ゲート電極 ５、６ ソース／ドレイン拡散層 ７ 層間絶縁膜 ８、８′ 多結晶アルミニウム膜 ９ 非晶質アルミニウム膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｄ 7514−4Ｍ 21/336 29/784 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (4)
- 【請求項１】 半導体基板上に形成された絶縁膜上にア
ルミニウム又はアルミニウム系合金からなる配線層を５
００℃以上の温度でスパッタリング成膜する成膜工程
と、 前記成膜工程後に前記配線層の表面へイオン注入するイ
オン注入工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記半導体装置が、半導体基板上にゲー
ト絶縁膜を介してゲート電極を設けたＭＩＳ型半導体装
置であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記イオン注入工程において使用するイ
オン種が、ネオン、アルゴン、キセノン、クリプトン、
アルミニウム、シリコン、銅、チタン、スカンジウム、
窒素、リン、砒素、ホウ素及びこれらを含んだ化合物か
らなる群より選ばれた少なくとも１種であることを特徴
とする請求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記イオン注入工程において、ドーズ量
が１×１０15ｃｍ-2以上であることを特徴とする請求項
１〜３のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5081323A JPH06267959A (ja) | 1993-03-16 | 1993-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5081323A JPH06267959A (ja) | 1993-03-16 | 1993-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267959A true JPH06267959A (ja) | 1994-09-22 |
Family
ID=13743195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5081323A Withdrawn JPH06267959A (ja) | 1993-03-16 | 1993-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267959A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897212A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| JPH08241895A (ja) * | 1995-03-03 | 1996-09-17 | Nec Corp | 半導体装置及びその製造方法 |
| US5580800A (en) * | 1993-03-22 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of patterning aluminum containing group IIIb Element |
| US5830786A (en) * | 1993-02-22 | 1998-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating electronic circuits with anodically oxidized scandium doped aluminum wiring |
| KR100331269B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | 반도체 장치의 배선 형성방법 |
-
1993
- 1993-03-16 JP JP5081323A patent/JPH06267959A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830786A (en) * | 1993-02-22 | 1998-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating electronic circuits with anodically oxidized scandium doped aluminum wiring |
| US5580800A (en) * | 1993-03-22 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of patterning aluminum containing group IIIb Element |
| JPH0897212A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| JPH08241895A (ja) * | 1995-03-03 | 1996-09-17 | Nec Corp | 半導体装置及びその製造方法 |
| KR100331269B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | 반도체 장치의 배선 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491365A (en) | Self-aligned ion implanted transition metal contact diffusion barrier apparatus | |
| JPS60500836A (ja) | Ｍｏｓ集積回路デバイスの製作 | |
| EP0075085B1 (en) | Method of fabricating a conductive metal silicide structure | |
| JPH07120653B2 (ja) | モノリシック集積回路の製造方法 | |
| US4744858A (en) | Integrated circuit metallization with reduced electromigration | |
| CA1238429A (en) | Low resistivity hillock free conductors in vlsi devices | |
| US6570232B2 (en) | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same | |
| JPH06267959A (ja) | 半導体装置の製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JPH0831931A (ja) | 半導体装置およびその製造方法 | |
| JPH0454393B2 (ja) | ||
| JPS6032361A (ja) | 半導体装置用電極配線の製造方法 | |
| KR20030079806A (ko) | 적층형 게이트 전극을 갖는 반도체 장치의 제조 방법 | |
| JPH0897212A (ja) | 半導体装置の製造方法 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| JPH11297988A (ja) | 金属シリサイドのスパイキング効果を防止するゲート電極製造方法 | |
| US6630405B1 (en) | Method of gate patterning for sub-0.1 μm technology | |
| US20010019159A1 (en) | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same | |
| JPH0586653B2 (ja) | ||
| JPS59208772A (ja) | 半導体装置の製造方法 | |
| KR960015492B1 (ko) | 반도체 소자의 텅스텐 폴리사이드 제조방법 | |
| JPH0730108A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPS58162064A (ja) | 半導体装置の製造方法 | |
| JPH0658965B2 (ja) | 半導体装置の製造方法 | |
| JPH05267164A (ja) | ケイ化物とのシリコン接点を備えた集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |