JPH06268084A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06268084A
JPH06268084A JP5621193A JP5621193A JPH06268084A JP H06268084 A JPH06268084 A JP H06268084A JP 5621193 A JP5621193 A JP 5621193A JP 5621193 A JP5621193 A JP 5621193A JP H06268084 A JPH06268084 A JP H06268084A
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JP
Japan
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film
sog film
layer wiring
semiconductor device
manufacturing
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Application number
JP5621193A
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English (en)
Inventor
Yoshio Hirai
芳男 平井
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
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Abstract

(57)【要約】 【目的】 配線の歩留まり及び信頼性の向上を目的とす
る。 【構成】 図１（１）で第１層配線１が形成された半導
体基板２上に、ＣＶＤ法により絶縁膜３を１００ｎｍ以
上かつ３００ｎｍ以下の厚さで堆積した後、図１（２）
で１回目のＳＯＧ膜４を５０ｎｍ以上かつ１２０ｎｍの
厚さで塗布・焼成する。続いて２回目のＳＯＧ膜５を１
回目と同様に塗布・焼成して平坦化した後、８００℃以
上かつ１０００℃以下の温度で熱処理をしてＳＯＧ膜を
ち密化する。続いて図１（３）でコンタクトホール６を
開口した後、弗酸系の洗浄でコンタクトホール６上の自
然酸化膜を除去してから、図１（４）でＣＶＤ法により
シリサイド膜などの第２層配線７を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】配線の歩留まり及び信頼性の向上
に係わる。
【０００２】
【従来の技術】図２（１）から（３）の製造工程順断面
図で従来の技術を説明する。図２（１）で第１層配線１
が形成された半導体基板２上に、ＣＶＤ法により絶縁膜
３を堆積し、図２（２）でコンタクトホール６を開口し
た後、第２図（３）で第２層配線７を形成していた。
【０００３】
【発明が解決しようとする課題】絶縁膜３を平坦化しな
いと第１層配線１の段差部８で第２層配線７の被覆性が
悪いため、第２層配線７の歩留まり及び信頼性が低下す
る。そこで絶縁膜３上にＳＯＧ膜を塗布・焼成して平坦
化することが考えられるが、第２層配線を形成する前
に、コンタクトホール６上の自然酸化膜を除去するため
に弗酸系の洗浄を行うと、ＳＯＧ膜のエッチングレート
が大きいために、絶縁膜３上のＳＯＧ膜が殆ど除去され
てしまい、平坦性が失われてしまう。ＳＯＧ膜のエッチ
ングレートは、ＳＯＧ膜の熱処理温度を高くするほど小
さくなるが、半導体基板２に形成してある半導体素子の
特性を損ねない程度の温度範囲で平坦性を保つことが出
来ない。
【０００４】
【課題を解決するための手段】本発明では絶縁膜３上に
ＳＯＧ膜を２回塗布・焼成した後にＳＯＧ膜をち密化す
るための熱処理を行う製造方法にした。
【０００５】
【作用】ＳＯＧ膜を２回塗布・焼成すると、１回目の塗
布で第１層配線１の段差が平坦化されるため、２回目の
塗布で形成されるＳＯＧ膜は平坦上に塗布した場合と同
様に厚くなる部分が出来ない。薄いＳＯＧ膜は比較的低
温の熱処理でもち密化され易く、エッチングレートを十
分に小さく出来る。従って、１回目の塗布で形成される
ＳＯＧ膜はエッチングレートが大きくても、その上の２
回目の塗布で形成されるＳＯＧ膜はエッチングレートが
小さいので、弗酸系の洗浄でＳＯＧ膜が過剰に除去され
ることがなく、平坦性が失われない。
【０００６】
【実施例】図１（１）から（４）の製造工程順断面図で
本発明の実施例を説明する。図１（１）で第１層配線１
が形成された半導体基板２上に、ＣＶＤ法により絶縁膜
３を１００ｎｍ以上かつ３００ｎｍ以下の厚さで堆積し
た後、図１（２）で１回目のＳＯＧ膜４を５０ｎｍ以上
かつ１２０ｎｍの厚さで塗布・焼成する。続いて２回目
のＳＯＧ膜５を１回目と同様に塗布・焼成して平坦化し
た後、８００℃以上かつ１０００℃以下の温度で熱処理
をしてＳＯＧ膜をち密化する。続いて図１（３）でコン
タクトホール６を開口した後、弗酸系の洗浄でコンタク
トホール６上の自然酸化膜を除去してから、図１（４）
でＣＶＤ法によりシリサイド膜などの第２層配線７を形
成する。
【０００７】
【発明の効果】半導体素子の特性を損ねない程度の温度
範囲で配線層間絶縁膜を平坦化することができるため、
第２層配線の歩留まり及び信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造工程順
断面図である。
【図２】従来の技術による半導体装置の製造工程順断面
図である。
【符号の説明】
１ 半導体基板 ２ 第１層配線 ３ ＣＶＤ絶縁膜 ４ ＳＯＧ膜 ５ ＳＯＧ膜 ６ コンタクトホール ７ 第２層配線 ８ 第１層配線の段差部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１層配線が形成された半導体基板上
    に、ＣＶＤ絶縁膜を堆積し、続いてＳＯＧ膜を２回塗布
    ・焼成した後にＳＯＧ膜をち密化するための高温の熱処
    理を行い、しかる後にコンタクトホールを開口してから
    第２層配線を形成することを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記ＣＶＤ絶縁膜の厚さが１００ｎｍ以
    上かつ３００ｎｍ以下であることを特徴とする請求項１
    の半導体装置の製造方法。
  3. 【請求項３】 前記ＳＯＧ膜の厚さが５０ｎｍ以上かつ
    １２０ｎｍ以下であることを特徴とする請求項１記載の
    半導体装置の製造方法。
  4. 【請求項４】 前記熱処理の温度が８００℃以上かつ１
    ０００℃以下であることを特徴とする請求項１記載の半
    導体装置の製造方法。
  5. 【請求項５】 前記第２配線層がＣＶＤ法で堆積するシ
    リサイド膜であることを特徴とする請求項１記載の半導
    体装置の製造方法。
JP5621193A 1993-03-16 1993-03-16 半導体装置の製造方法 Pending JPH06268084A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0734067A3 (de) * 1995-03-24 1998-10-21 Micronas Intermetall GmbH Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz
WO1999000838A1 (fr) * 1997-06-30 1999-01-07 Hitachi, Ltd. Procede de fabrication de circuit integre a semi-conducteurs

Cited By (2)

* Cited by examiner, † Cited by third party
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EP0734067A3 (de) * 1995-03-24 1998-10-21 Micronas Intermetall GmbH Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz
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