JPH06268178A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06268178A JPH06268178A JP5048498A JP4849893A JPH06268178A JP H06268178 A JPH06268178 A JP H06268178A JP 5048498 A JP5048498 A JP 5048498A JP 4849893 A JP4849893 A JP 4849893A JP H06268178 A JPH06268178 A JP H06268178A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- region
- ion implantation
- upper layer
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＴＡＴを短く、且つ上層膜の厚さのバラツキ
に拘らず基板中への不純物導入を、適当な濃度で可能す
る半導体装置の製造方法を提供する。 【構成】 シリコン基板１１に形成した所定トランジス
タの上方にレジスト１９の開口を形成し、基板１１の不
純物を導入すべき領域の下側に不純物濃度のピークがく
るように注入エネルギーを設定してイオン注入を行な
う。このため、上層膜厚のバラツキに拘らずシリコン基
板１１の不純物を導入すべき領域へ確実且つ適当濃度の
不純物導入が可能となり、しきい値制御が良好に行なえ
る。
に拘らず基板中への不純物導入を、適当な濃度で可能す
る半導体装置の製造方法を提供する。 【構成】 シリコン基板１１に形成した所定トランジス
タの上方にレジスト１９の開口を形成し、基板１１の不
純物を導入すべき領域の下側に不純物濃度のピークがく
るように注入エネルギーを設定してイオン注入を行な
う。このため、上層膜厚のバラツキに拘らずシリコン基
板１１の不純物を導入すべき領域へ確実且つ適当濃度の
不純物導入が可能となり、しきい値制御が良好に行なえ
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、例えばマスクＲＯＭなどの半導体メモリのメ
モリセル用トランジスタのしきい値制御の改善に係わ
る。
法に関し、例えばマスクＲＯＭなどの半導体メモリのメ
モリセル用トランジスタのしきい値制御の改善に係わ
る。
【０００２】
【従来の技術】従来、この種の半導体装置としては、情
報データの記憶をＬＳＩのチップ製造工程で用いるマス
クによってプログラムすることのできるマスクＲＯＭを
あげることができる。図４は、マスクＲＯＭの要部断面
図であり、特にメモリセル用トランジスタのチャネル領
域にしきい値制御用のイオン注入を行なっている状態を
示している。図４に示すマスクＲＯＭの製造方法は、先
ず、ｐ型のシリコン基板１上にゲート酸化膜２及びフィ
ールド酸化膜３を形成する。その後、ポリシリコンで成
るゲート電極４ａ，４ｂ，４ｃなどを形成し、第１層間
絶縁膜６，Ａｌ配線７，第２層間絶縁膜８を順次形成す
る。次に、レジスト９をプログラムに従ってパターニン
グし、レジスト９に形成した開口部が所定のトランジス
タのチャネルを形成する活性領域の上方に位置するよう
にする。次いで、ｐ型不純物、例えばホウ素（Ｂ）をシ
リコン基面表面に濃度ピークがくるような注入エネルギ
ーでイオン注入し、トランジスタのしきい値電圧を変え
ることにより、データを書き込む。即ち、このような方
法により、メモリセル用トランジスタは、エンハンスメ
ント型とデプレッション型ものとなり、情報の“０”や
“１”となる。このようなマスクＲＯＭの書き込み方法
に関しては、例えば「月刊日経マイクロデバイス、１９
９１年１２月号第１０４〜１０９頁に掲載されている。
その内容は、第１層配線を形成した後、メモリセル用ト
ランジスタのゲート直下の活性層領域に選択的にイオン
注入を行ない、そのトランジスタのしきい値電圧を変え
ることによりデータを書き込むという方法である。この
ように、イオン注入工程を、チップ製造プロセスの中間
工程に位置させるため、ＴＡＴ（半導体生産者からユー
ザーに製品が供給されるまでの時間：Ｔｕｒｎ Ａｒｏ
ｕｎｄ Ｔｉｍｅ）は長くならない利点がある。
報データの記憶をＬＳＩのチップ製造工程で用いるマス
クによってプログラムすることのできるマスクＲＯＭを
あげることができる。図４は、マスクＲＯＭの要部断面
図であり、特にメモリセル用トランジスタのチャネル領
域にしきい値制御用のイオン注入を行なっている状態を
示している。図４に示すマスクＲＯＭの製造方法は、先
ず、ｐ型のシリコン基板１上にゲート酸化膜２及びフィ
ールド酸化膜３を形成する。その後、ポリシリコンで成
るゲート電極４ａ，４ｂ，４ｃなどを形成し、第１層間
絶縁膜６，Ａｌ配線７，第２層間絶縁膜８を順次形成す
る。次に、レジスト９をプログラムに従ってパターニン
グし、レジスト９に形成した開口部が所定のトランジス
タのチャネルを形成する活性領域の上方に位置するよう
にする。次いで、ｐ型不純物、例えばホウ素（Ｂ）をシ
リコン基面表面に濃度ピークがくるような注入エネルギ
ーでイオン注入し、トランジスタのしきい値電圧を変え
ることにより、データを書き込む。即ち、このような方
法により、メモリセル用トランジスタは、エンハンスメ
ント型とデプレッション型ものとなり、情報の“０”や
“１”となる。このようなマスクＲＯＭの書き込み方法
に関しては、例えば「月刊日経マイクロデバイス、１９
９１年１２月号第１０４〜１０９頁に掲載されている。
その内容は、第１層配線を形成した後、メモリセル用ト
ランジスタのゲート直下の活性層領域に選択的にイオン
注入を行ない、そのトランジスタのしきい値電圧を変え
ることによりデータを書き込むという方法である。この
ように、イオン注入工程を、チップ製造プロセスの中間
工程に位置させるため、ＴＡＴ（半導体生産者からユー
ザーに製品が供給されるまでの時間：Ｔｕｒｎ Ａｒｏ
ｕｎｄ Ｔｉｍｅ）は長くならない利点がある。
【０００３】
【発明が解決しようとする課題】上記した従来の方法
は、ＴＡＴを短縮する点において優れているが、トラン
ジスタのゲート電極や層間絶縁層の膜厚のバラツキによ
り、トランジスタのしきい値の制御性が悪くなるという
問題がある。即ち、図４に示すように、例えばゲート電
極４ａ直下のシリコン基板１表面近くの活性領域には、
不純物領域ａが適正な位置に形成されるが、層間絶縁膜
の膜厚が厚いゲート電極４ｃの部分では、打ち込まれる
不純物の濃度はゲート電極４ｃ内の不純物領域ｂでピー
クとなり、下方のシリコン基板１には不純物が到達しな
い場合がある。このため、しきい値が制御されないトラ
ンジスタが生じ、プログラム情報を誤まる問題があっ
た。図２に示すグラフは、イオン注入した際の基板深さ
に対する不純物濃度のプロファイルを示すものである。
上記した従来方法においては、ゲート電極直下のシリコ
ン基板表面付近が不純物濃度のピーク（図２ではＡで示
す範囲）となるように狙ってイオン注入を行なってい
る。このため、層間絶縁膜や、ゲート電極の膜厚のバラ
ツキによって、層間絶縁膜表面からシリコン基板表面付
近までの深さが長くなると、図２に示すような不純物濃
度の分布から判るように、不純物がシリコン基板に到達
できなり、上記した問題が発生する。
は、ＴＡＴを短縮する点において優れているが、トラン
ジスタのゲート電極や層間絶縁層の膜厚のバラツキによ
り、トランジスタのしきい値の制御性が悪くなるという
問題がある。即ち、図４に示すように、例えばゲート電
極４ａ直下のシリコン基板１表面近くの活性領域には、
不純物領域ａが適正な位置に形成されるが、層間絶縁膜
の膜厚が厚いゲート電極４ｃの部分では、打ち込まれる
不純物の濃度はゲート電極４ｃ内の不純物領域ｂでピー
クとなり、下方のシリコン基板１には不純物が到達しな
い場合がある。このため、しきい値が制御されないトラ
ンジスタが生じ、プログラム情報を誤まる問題があっ
た。図２に示すグラフは、イオン注入した際の基板深さ
に対する不純物濃度のプロファイルを示すものである。
上記した従来方法においては、ゲート電極直下のシリコ
ン基板表面付近が不純物濃度のピーク（図２ではＡで示
す範囲）となるように狙ってイオン注入を行なってい
る。このため、層間絶縁膜や、ゲート電極の膜厚のバラ
ツキによって、層間絶縁膜表面からシリコン基板表面付
近までの深さが長くなると、図２に示すような不純物濃
度の分布から判るように、不純物がシリコン基板に到達
できなり、上記した問題が発生する。
【０００４】この発明が解決しようとする課題は、ＴＡ
Ｔが短く、且つトランジスタのしきい値電圧の制御性の
高い、半導体装置の製造方法を実現するには、どのよう
な手段を講じればよいかという点にある。
Ｔが短く、且つトランジスタのしきい値電圧の制御性の
高い、半導体装置の製造方法を実現するには、どのよう
な手段を講じればよいかという点にある。
【０００５】
【課題を解決するための手段】この出願の請求項１記載
に係る発明は、半導体基板上に上層膜を形成した後、マ
スクパターンを形成して該半導体基板中の不純物を導入
すべき設定領域へイオン注入する工程を備えた半導体装
置の製造方法において、上記イオン注入の注入エネルギ
ーを、上記半導体基板中に注入される不純物の濃度ピー
クが上記設定領域より下側に位置するように設定するこ
と、その解決手段としている。
に係る発明は、半導体基板上に上層膜を形成した後、マ
スクパターンを形成して該半導体基板中の不純物を導入
すべき設定領域へイオン注入する工程を備えた半導体装
置の製造方法において、上記イオン注入の注入エネルギ
ーを、上記半導体基板中に注入される不純物の濃度ピー
クが上記設定領域より下側に位置するように設定するこ
と、その解決手段としている。
【０００６】また、この出願の請求項１記載に係る発明
は、半導体基板上に上層膜を形成した後、マスクパター
ンを形成して該半導体基板中の不純物を導入すべき設定
領域へイオン注入する工程を備えた半導体装置の製造方
法において、上記イオン注入工程は、不純物の濃度ピー
クが上記形成領域より下側に位置するような注入エネル
ギーで行なうイオン注入と、該設定領域の中間部に不純
物の濃度ピークが位置するような注入エネルギーで行な
うイオン注入と、を含む複数のイオン注入を行なうこと
を、その解決手段としている。
は、半導体基板上に上層膜を形成した後、マスクパター
ンを形成して該半導体基板中の不純物を導入すべき設定
領域へイオン注入する工程を備えた半導体装置の製造方
法において、上記イオン注入工程は、不純物の濃度ピー
クが上記形成領域より下側に位置するような注入エネル
ギーで行なうイオン注入と、該設定領域の中間部に不純
物の濃度ピークが位置するような注入エネルギーで行な
うイオン注入と、を含む複数のイオン注入を行なうこと
を、その解決手段としている。
【０００７】
【作用】この出願の請求項１記載に係る発明において
は、不純物の濃度ピークが、半導体基板の不純物を導入
すべき設定領域の下側に位置するように、イオン注入の
注入エネルギーを設定する。このため、上層膜の表面か
ら半導体基板の不純物を導入すべき設定領域までの深さ
が、上層膜のバラツキにより浅くても、確実に不純物が
打ち込まれて例えばしきい値制御が可能となる。即ち、
図２のグラフにおけるピーク部の左側（浅い方向）で
は、濃度の傾斜が、ピーク部の右側（深い方向）より緩
いため、例えば同図中Ｂに示す範囲の濃度となり、問題
の生じない濃度とすることができる。一方、上層膜のバ
ラツキにより、シリコン基板の設定領域までの深さが深
くなった場合（上層膜が厚い場合）、不純物の濃度ピー
クまでの深さを深めに設定してあるため、例えば図２
中、Ａに示す範囲の濃度の設定領域にすることができ
る。この場合も、充分な濃度のイオン注入が行なわれ
る。
は、不純物の濃度ピークが、半導体基板の不純物を導入
すべき設定領域の下側に位置するように、イオン注入の
注入エネルギーを設定する。このため、上層膜の表面か
ら半導体基板の不純物を導入すべき設定領域までの深さ
が、上層膜のバラツキにより浅くても、確実に不純物が
打ち込まれて例えばしきい値制御が可能となる。即ち、
図２のグラフにおけるピーク部の左側（浅い方向）で
は、濃度の傾斜が、ピーク部の右側（深い方向）より緩
いため、例えば同図中Ｂに示す範囲の濃度となり、問題
の生じない濃度とすることができる。一方、上層膜のバ
ラツキにより、シリコン基板の設定領域までの深さが深
くなった場合（上層膜が厚い場合）、不純物の濃度ピー
クまでの深さを深めに設定してあるため、例えば図２
中、Ａに示す範囲の濃度の設定領域にすることができ
る。この場合も、充分な濃度のイオン注入が行なわれ
る。
【０００８】このように、図２を用いて説明するなら
ば、濃度ピーク部の範囲Ａが設定領域に来るように狙ら
うと、上層膜が設定より厚い場合は、ピークに対して急
激に濃度が変化（ΔＮA分）するが、設定領域より下側
に濃度ピークがくるように設定しておけば、図中ピーク
より左側（浅い方向）の濃度変化（ΔＮB）の緩やかな
範囲Ｂであるため、上層膜が厚くても適当なイオン注入
が可能となる。このためこの発明をマスクＲＯＭに適用
すると、上層膜を形成した後に、トランジスタの確実な
しきい値制御が可能となり、ＴＡＴも短くできる。
ば、濃度ピーク部の範囲Ａが設定領域に来るように狙ら
うと、上層膜が設定より厚い場合は、ピークに対して急
激に濃度が変化（ΔＮA分）するが、設定領域より下側
に濃度ピークがくるように設定しておけば、図中ピーク
より左側（浅い方向）の濃度変化（ΔＮB）の緩やかな
範囲Ｂであるため、上層膜が厚くても適当なイオン注入
が可能となる。このためこの発明をマスクＲＯＭに適用
すると、上層膜を形成した後に、トランジスタの確実な
しきい値制御が可能となり、ＴＡＴも短くできる。
【０００９】また、この出願の請求項２記載に係る発明
においては、不純物の濃ピークの深さが異なるように注
入エネルギーの異なる複数のイオン注入を行なう。濃度
ピークの深さは、基板の設定領域の下側と中間部でピー
クとなる２つのイオン注入を少なくとも含む。このた
め、図３に示すように、各イオン注入の濃度ピークを結
ぶ部分が傾きの緩やかな濃度変化（ΔＮc）となり、深
さ変動に対するマージンが増える。このため、上層膜の
膜厚にバラツキがあった場合でも、設定領域に不純物を
確実且つ適切に導入することが可能となる。
においては、不純物の濃ピークの深さが異なるように注
入エネルギーの異なる複数のイオン注入を行なう。濃度
ピークの深さは、基板の設定領域の下側と中間部でピー
クとなる２つのイオン注入を少なくとも含む。このた
め、図３に示すように、各イオン注入の濃度ピークを結
ぶ部分が傾きの緩やかな濃度変化（ΔＮc）となり、深
さ変動に対するマージンが増える。このため、上層膜の
膜厚にバラツキがあった場合でも、設定領域に不純物を
確実且つ適切に導入することが可能となる。
【００１０】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。この実施
例は、本発明をマスクＲＯＭの製造方法に適用した例で
ある。
詳細を図面に示す実施例に基づいて説明する。この実施
例は、本発明をマスクＲＯＭの製造方法に適用した例で
ある。
【００１１】先ず、本実施例は、図１（Ａ）に示すよう
に、ｐ型のシリコン基板１１に、ゲート酸化膜１２及び
フィールド酸化膜１３を周知の方法で形成する。なお、
このゲート酸化膜１２の厚さは、１０ｎｍとした。次い
で、ポリシリコンを堆積させた後、パターニングを行な
ってゲート電極１４ａ，１４ｂ，１４ｃ等をメモリセル
の設計に従って形成する。なお、このゲート電極の膜厚
は、２００ｎｍになるように設定した。その後、ゲート
電極等をマスクにして、ｎ型不純物として例えばヒ素
（Ａｓ）を用いてイオン注入を行なってｎ型の不純物拡
散領域１５〜１５を形成する。本実施例では、トランジ
スタを直列に接続した構造である。
に、ｐ型のシリコン基板１１に、ゲート酸化膜１２及び
フィールド酸化膜１３を周知の方法で形成する。なお、
このゲート酸化膜１２の厚さは、１０ｎｍとした。次い
で、ポリシリコンを堆積させた後、パターニングを行な
ってゲート電極１４ａ，１４ｂ，１４ｃ等をメモリセル
の設計に従って形成する。なお、このゲート電極の膜厚
は、２００ｎｍになるように設定した。その後、ゲート
電極等をマスクにして、ｎ型不純物として例えばヒ素
（Ａｓ）を用いてイオン注入を行なってｎ型の不純物拡
散領域１５〜１５を形成する。本実施例では、トランジ
スタを直列に接続した構造である。
【００１２】次に、図１（Ｂ）に示すように、例えばＢ
ＰＳＧでなる第１層間絶縁膜１６をＣＶＤ法により４０
０ｎｍの膜厚設定に堆積させる。その後、第１層間絶縁
膜１６上に、Ａｌでなる膜を例えばスパッタ法にて形成
した後、フォトリソグラフィー技術及びエッチング技術
を用いて図１（Ｃ）に示すようなＡｌ配線１７をパター
ニングする。なお、Ａｌ配線１７の膜厚は、５００ｎｍ
に設定した。
ＰＳＧでなる第１層間絶縁膜１６をＣＶＤ法により４０
０ｎｍの膜厚設定に堆積させる。その後、第１層間絶縁
膜１６上に、Ａｌでなる膜を例えばスパッタ法にて形成
した後、フォトリソグラフィー技術及びエッチング技術
を用いて図１（Ｃ）に示すようなＡｌ配線１７をパター
ニングする。なお、Ａｌ配線１７の膜厚は、５００ｎｍ
に設定した。
【００１３】その次に、図１（Ｄ）に示すように、全面
に第２層間絶縁膜１８をテトラエトキシシラン（ＴＥＯ
Ｓ）を用いるＣＶＤ法にて、膜厚４００ｎｍの厚さに形
成する。このようにして、上層膜として、第１層間絶縁
膜１６及び第２層間絶縁膜１８などを形成すると、Ａｌ
配線の段差や各種の条件などの影響により、これらの膜
厚は場所によってバラツキが生じる。また、ゲート電極
の膜厚もバラツキを有する。
に第２層間絶縁膜１８をテトラエトキシシラン（ＴＥＯ
Ｓ）を用いるＣＶＤ法にて、膜厚４００ｎｍの厚さに形
成する。このようにして、上層膜として、第１層間絶縁
膜１６及び第２層間絶縁膜１８などを形成すると、Ａｌ
配線の段差や各種の条件などの影響により、これらの膜
厚は場所によってバラツキが生じる。また、ゲート電極
の膜厚もバラツキを有する。
【００１４】そこで、以下に説明する方法でしきい値制
御工程を行なう。
御工程を行なう。
【００１５】即ち、第２層間絶縁膜１８上にレジスト１
９をコーティングした後、プログラムに従って、しきい
値制御すべきトランジスタのチャネル領域上方のレジス
ト１９を開口するためのフォトリソグラフィー工程を行
なう。このようにしてパターニングされたレジスト１９
は、図１（Ｄ）に示す構造に加工され、イオン注入用マ
スクとなる。
９をコーティングした後、プログラムに従って、しきい
値制御すべきトランジスタのチャネル領域上方のレジス
ト１９を開口するためのフォトリソグラフィー工程を行
なう。このようにしてパターニングされたレジスト１９
は、図１（Ｄ）に示す構造に加工され、イオン注入用マ
スクとなる。
【００１６】そして、このレジスト１９をマスクとし
て、ｐ型不純物であるホウ素（Ｂ）をイオン注入する。
このイオン注入は、シリコン基板１１の不純物を導入す
べき形成領域（しきい値を制御するために不純物導入が
必要となる領域）の下側に不純物濃度のピークが位置す
る条件で行なう。具体的には、上層膜としての第１，２
層間絶縁膜１６，１８の２層の厚さ寸法が８００ｎｍに
シリコン基板１１表面から１０ｎｍ程度の深さ寸法を加
えた深さより数ｎｍ〜数十ｎｍ深い位置に濃度ピークが
くるような３３０ＫｅＶの注入エネルギーとした。この
ような条件でイオン注入を行なうと、濃度は約３ＸＥ１
４になった。
て、ｐ型不純物であるホウ素（Ｂ）をイオン注入する。
このイオン注入は、シリコン基板１１の不純物を導入す
べき形成領域（しきい値を制御するために不純物導入が
必要となる領域）の下側に不純物濃度のピークが位置す
る条件で行なう。具体的には、上層膜としての第１，２
層間絶縁膜１６，１８の２層の厚さ寸法が８００ｎｍに
シリコン基板１１表面から１０ｎｍ程度の深さ寸法を加
えた深さより数ｎｍ〜数十ｎｍ深い位置に濃度ピークが
くるような３３０ＫｅＶの注入エネルギーとした。この
ような条件でイオン注入を行なうと、濃度は約３ＸＥ１
４になった。
【００１７】このような条件でイオン注入を行なうこと
により、図１（Ｄ）に示すように、上層膜の厚いゲート
電極１４ｃを有するトランジスタのチャネル領域も適当
な不純物濃度にすることができる。図１（Ｄ）中、ａ，
ｂは不純物が導入された領域を示している。このように
して、上層膜の膜厚にバラツキがあっても、トランジス
タのしきい値制御を確実に行なうことができた。
により、図１（Ｄ）に示すように、上層膜の厚いゲート
電極１４ｃを有するトランジスタのチャネル領域も適当
な不純物濃度にすることができる。図１（Ｄ）中、ａ，
ｂは不純物が導入された領域を示している。このように
して、上層膜の膜厚にバラツキがあっても、トランジス
タのしきい値制御を確実に行なうことができた。
【００１８】また、本実施例においては、しきい値制御
のイオン注入が１種類であるが、同じ導電型の不純物を
注入エネルギーを変えた２種類以上のイオン注入を行な
えば、より不純物濃度を均一にすることができる。この
方法は、１つのイオン注入で不純物を導入すべき形成領
域の下側に濃度ピークがくるように注入エネルギーを設
定し、もう１つのイオン注入で形成領域内に濃度ピーク
がくるように注入エネルギーを設定すればよい。このた
め、図３に示すように、範囲Ｃが略均一な濃度となり、
多少の深さのバラツキがあっても、適切な不純物濃度が
得られる。上記実施例に示す構造では、３３０ＫｅＶの
イオン注入と２８０ＫｅＶのイオン注入を少なくとも行
なえばよい。
のイオン注入が１種類であるが、同じ導電型の不純物を
注入エネルギーを変えた２種類以上のイオン注入を行な
えば、より不純物濃度を均一にすることができる。この
方法は、１つのイオン注入で不純物を導入すべき形成領
域の下側に濃度ピークがくるように注入エネルギーを設
定し、もう１つのイオン注入で形成領域内に濃度ピーク
がくるように注入エネルギーを設定すればよい。このた
め、図３に示すように、範囲Ｃが略均一な濃度となり、
多少の深さのバラツキがあっても、適切な不純物濃度が
得られる。上記実施例に示す構造では、３３０ＫｅＶの
イオン注入と２８０ＫｅＶのイオン注入を少なくとも行
なえばよい。
【００１９】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、各種の設計変更が可
能である。また、上記実施例は、本発明をマスクＲＯＭ
の製造方法に適用して説明したが、他の半導体装置の製
造に適用することも可能である。
はこれに限定されるものではなく、各種の設計変更が可
能である。また、上記実施例は、本発明をマスクＲＯＭ
の製造方法に適用して説明したが、他の半導体装置の製
造に適用することも可能である。
【００２０】
【発明の効果】以上の説明から明らかなように、この出
願の請求項１及２記載の発明によれば、半導体基板上の
上層膜の膜厚にバラツキがあっても、基板中に適切なイ
オン注入が行なえる効果がある。
願の請求項１及２記載の発明によれば、半導体基板上の
上層膜の膜厚にバラツキがあっても、基板中に適切なイ
オン注入が行なえる効果がある。
【００２１】特に、本発明をマスクＲＯＭの製造に適用
すれば、トランジスタのゲート電極や層間絶縁膜の膜厚
のバラツキがあっても、プログラムしたトランジスタの
特性（しきい値電圧）の変動を最少限に抑え、しかもＴ
ＡＴを短くできる効果を奏する。
すれば、トランジスタのゲート電極や層間絶縁膜の膜厚
のバラツキがあっても、プログラムしたトランジスタの
特性（しきい値電圧）の変動を最少限に抑え、しかもＴ
ＡＴを短くできる効果を奏する。
【図１】（Ａ）〜（Ｄ）は本発明の実施例を示す工程断
面図。
面図。
【図２】基板へのイオン注入における深さと不純物濃度
の関係を示すグラフ。
の関係を示すグラフ。
【図３】注入エネルギーを異にするイオン注入を行った
場合の注入深さと不純物濃度の関係を示すグラフ。
場合の注入深さと不純物濃度の関係を示すグラフ。
【図４】従来例の断面図。
１１…シリコン基板 １４ａ，１４ｂ，１４ｃ…ゲート電極 １６…第１層間絶縁膜 １８…第２層間絶縁膜 １９…レジスト
Claims (2)
- 【請求項１】 半導体基板上に上層膜を形成した後、マ
スクパターンを形成して該半導体基板中の不純物を導入
すべき設定領域へイオン注入する工程を備えた半導体装
置の製造方法において、 上記イオン注入の注入エネルギーを、上記半導体基板中
に注入される不純物の濃度ピークが上記設定領域より下
側に位置するように設定することを特徴とする半導体装
置の製造方法。 - 【請求項２】 半導体基板上に上層膜を形成した後、マ
スクパターンを形成して該半導体基板中の不純物を導入
すべき設定領域へイオン注入する工程を備えた半導体装
置の製造方法において、 上記イオン注入工程は、不純物の濃度ピークが上記形成
領域より下側に位置するような注入エネルギーで行なう
イオン注入と、該設定領域の中間部に不純物の濃度ピー
クが位置するような注入エネルギーで行なうイオン注入
と、を含む複数のイオン注入を行なうことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048498A JPH06268178A (ja) | 1993-03-10 | 1993-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048498A JPH06268178A (ja) | 1993-03-10 | 1993-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268178A true JPH06268178A (ja) | 1994-09-22 |
Family
ID=12805052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048498A Pending JPH06268178A (ja) | 1993-03-10 | 1993-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268178A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049238A (ja) * | 1998-07-29 | 2000-02-18 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US6656800B2 (en) * | 2000-06-26 | 2003-12-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device including process for implanting impurities into substrate via MOS transistor gate electrode and gate insulation film |
-
1993
- 1993-03-10 JP JP5048498A patent/JPH06268178A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000049238A (ja) * | 1998-07-29 | 2000-02-18 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US6656800B2 (en) * | 2000-06-26 | 2003-12-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device including process for implanting impurities into substrate via MOS transistor gate electrode and gate insulation film |
| US7087960B2 (en) | 2000-06-26 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor device including impurities in substrate via MOS transistor gate electrode and gate insulation film |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5672521A (en) | Method of forming multiple gate oxide thicknesses on a wafer substrate | |
| US5942780A (en) | Integrated circuit having, and process providing, different oxide layer thicknesses on a substrate | |
| JPH0434819B2 (ja) | ||
| US20030127681A1 (en) | Nonvolatile semiconductor memory device | |
| JPS61133669A (ja) | 高密度集積ｍｏｓトランジスタ回路の製造方法 | |
| JPS6016456A (ja) | 半導体装置の製造方法 | |
| JPH0645562A (ja) | 積層半導体構造製造方法 | |
| US5153146A (en) | Maufacturing method of semiconductor devices | |
| US6096600A (en) | Method of forming a capacitative section of a semiconductor device and method of forming a capacitative section and gate section of a semiconductor device | |
| JP2617477B2 (ja) | フローティングゲート型メモリデバイスおよび不揮発性メモリセルの製造方法 | |
| JPH06268178A (ja) | 半導体装置の製造方法 | |
| KR0135047B1 (ko) | 반도체 읽기 전용 기억 장치의 코딩 방법 | |
| US6080625A (en) | Method for making dual-polysilicon structures in integrated circuits | |
| JP3150747B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JPS6165470A (ja) | 半導体集積回路装置 | |
| JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2604863B2 (ja) | 半導体不揮発性メモリー素子の製造方法 | |
| KR100705308B1 (ko) | 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 | |
| US6734523B2 (en) | Semiconductor device including a well divided into a plurality of parts by a trench | |
| JPS63271972A (ja) | 薄膜トランジスタの製法 | |
| JP2672124B2 (ja) | Ｍｏｓトランジスタの作成方法 | |
| JPS63302562A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| US6365469B2 (en) | Method for forming dual-polysilicon structures using a built-in stop layer | |
| JP3394895B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6251248A (ja) | 半導体装置の製造方法 |