JPS6016456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6016456A JPS6016456A JP59123507A JP12350784A JPS6016456A JP S6016456 A JPS6016456 A JP S6016456A JP 59123507 A JP59123507 A JP 59123507A JP 12350784 A JP12350784 A JP 12350784A JP S6016456 A JPS6016456 A JP S6016456A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特にＭＯＳ構造の半導体装
置に関する。
置に関する。
超大規模喘枯回路（ＶＬＳＩ）を製造する際の主な目標
は結合容赦が小さく且つ密度の大きな集積回路を製作す
ることである。半導体装置の形状寸法がマイクロメート
ルおよび亜マイクロメートルの範囲に小さくなってきて
いるので、シリコンゲート金属酸化物半導体（ＭＯＳ）
の製造方法を更に開発する必要がある。
は結合容赦が小さく且つ密度の大きな集積回路を製作す
ることである。半導体装置の形状寸法がマイクロメート
ルおよび亜マイクロメートルの範囲に小さくなってきて
いるので、シリコンゲート金属酸化物半導体（ＭＯＳ）
の製造方法を更に開発する必要がある。
１ 先行技術では、ｎチャンネルおよびβチャンネル装
置の双方に共通なゲートを有するＣＭＯ８溝造を作る場
合、ｎチャンネル装置（Ｆ部トランジスタ）に対して塊
状シリコンを、ｎチャンネル装置（−上部トランジスタ
）に対してレーザーによる舟結晶シリコン膜を、それぞ
れ用いて製作されてき１、、（１，：、とえば、Ｉ Ｅ
ＥＥ Ｅｌｅｃｔｒｏｎ １）ｅｖｉｃｅ Ｌｅｔｔｅ
ｒｓ。
置の双方に共通なゲートを有するＣＭＯ８溝造を作る場
合、ｎチャンネル装置（Ｆ部トランジスタ）に対して塊
状シリコンを、ｎチャンネル装置（−上部トランジスタ
）に対してレーザーによる舟結晶シリコン膜を、それぞ
れ用いて製作されてき１、、（１，：、とえば、Ｉ Ｅ
ＥＥ Ｅｌｅｃｔｒｏｎ １）ｅｖｉｃｅ Ｌｅｔｔｅ
ｒｓ。
Ｖｏｌ、ＤＥＬ−１、Ｎｏ、６ （１９８０年６月）の
Ｊ 、 Ｆ 、Ｇｉｂｂｏｎｓとに、Ｆ、Ｌ、ｅｅ と
の論文［レーザー再結晶ポリシリコン上の単ゲート幅広
ＣＭＵＳ インバータを参照）。
Ｊ 、 Ｆ 、Ｇｉｂｂｏｎｓとに、Ｆ、Ｌ、ｅｅ と
の論文［レーザー再結晶ポリシリコン上の単ゲート幅広
ＣＭＵＳ インバータを参照）。
ＧｉｂｂｏｎｓとＬｅｅによる構造は垂直形に組立てら
れていて、自己整合共通ゲート構造な用いて詰込密度な
高くしている。しかし、この共面ゲート装置毘を生産す
るために使用するＣ Ｍ ＯＳ 製造上程では、上部ト
ランジスタに対して、ソースとドレインがゲート′と冗
全に重なってしまう。この重なりのため結合容量が大き
くなり、これは高性能Ｍ ＯＳ装置にとっては望ましく
ない。結合容址な織らすと装置内の回路速度が早くなり
、消費パワーも下もこのように、結合容量を最小限にし
詰込み密度を大きくするＭＯ８工程をめることは重安で
ある。
れていて、自己整合共通ゲート構造な用いて詰込密度な
高くしている。しかし、この共面ゲート装置毘を生産す
るために使用するＣ Ｍ ＯＳ 製造上程では、上部ト
ランジスタに対して、ソースとドレインがゲート′と冗
全に重なってしまう。この重なりのため結合容量が大き
くなり、これは高性能Ｍ ＯＳ装置にとっては望ましく
ない。結合容址な織らすと装置内の回路速度が早くなり
、消費パワーも下もこのように、結合容量を最小限にし
詰込み密度を大きくするＭＯ８工程をめることは重安で
ある。
更に、このような工程に標準のＶＬＳＩ製造工程を使用
することが４薫しい。
することが４薫しい。
本発明は上部トランジスタに対して、ゲートとソースお
よびドレインとの重なりを防止することによって先行技
術の問題を解決するものである。
よびドレインとの重なりを防止することによって先行技
術の問題を解決するものである。
本発明は０ＭＯ８技術あるいはＮＭＯ８技術のいずれか
において、垂直型（積層型）に組立てられたＭＯＳ 構
造を作るための新しいＭ ＯＳ製造シーケンスを含むも
のであり、化学気相沈積法（ＣＶＤ）でドープした酸化
物（例えばリンケイ素ガラス）の層からＣｖＤでレーザ
ー再結晶したポリシリコンの層にドーパントの外部拡散
が起る。この外部拡散は普通中間構造に高温酸化処理を
施して行われる。続いてソースとドレインのマスク合わ
せヲ瓜境界限界におけるＣＶＤ ガラスからのドーパン
トの外部拡散と注入したソースおよびドレインのイオン
の拡散とが出会うように選定される。
において、垂直型（積層型）に組立てられたＭＯＳ 構
造を作るための新しいＭ ＯＳ製造シーケンスを含むも
のであり、化学気相沈積法（ＣＶＤ）でドープした酸化
物（例えばリンケイ素ガラス）の層からＣｖＤでレーザ
ー再結晶したポリシリコンの層にドーパントの外部拡散
が起る。この外部拡散は普通中間構造に高温酸化処理を
施して行われる。続いてソースとドレインのマスク合わ
せヲ瓜境界限界におけるＣＶＤ ガラスからのドーパン
トの外部拡散と注入したソースおよびドレインのイオン
の拡散とが出会うように選定される。
熱的に成長した応力除去された二酸化シリコン（Ｓ Ｒ
Ｏ）層と低圧化学気相沈積（ＬＰＣＶＤ）法により形成
された窒化シリコンの層とは、続く酸化に対１−るマス
クとして、レーザー内、結晶ポリシリコンの選択しｔこ
領域−ヒに使用される。高温で行われるこの酸化の間に
、ドーパントはドープされた酸化物から外部拡散し、隣
接するレーザー再結晶ポリシリコン領域にドープする。
Ｏ）層と低圧化学気相沈積（ＬＰＣＶＤ）法により形成
された窒化シリコンの層とは、続く酸化に対１−るマス
クとして、レーザー内、結晶ポリシリコンの選択しｔこ
領域−ヒに使用される。高温で行われるこの酸化の間に
、ドーパントはドープされた酸化物から外部拡散し、隣
接するレーザー再結晶ポリシリコン領域にドープする。
それでソースとドレイン領域は５ｌ（０と窒化シリコン
の膜力性エツチングにより画成される。マスク合わせは
、レーザー再結晶ポリシリコン中へのドーパントの境界
限界をカバーするように選定される。これら外部拡散領
域の他に、ソースとドレインとの注入物の別の拡散が高
温ア；−ルと打込みの期間中に起る。
の膜力性エツチングにより画成される。マスク合わせは
、レーザー再結晶ポリシリコン中へのドーパントの境界
限界をカバーするように選定される。これら外部拡散領
域の他に、ソースとドレインとの注入物の別の拡散が高
温ア；−ルと打込みの期間中に起る。
第１Ａ−１Ａ図は本発明の第１の実施例およびその製造
工程を示す。第１Ａ図において代表的にｎドーパントを
ドープされたシリコン基板１００上に応力除去された酸
化物（ＳａＯ）層１３０が形成される。この層は典型的
には熱的に成長された二酸化シリコンから構成される。
工程を示す。第１Ａ図において代表的にｎドーパントを
ドープされたシリコン基板１００上に応力除去された酸
化物（ＳａＯ）層１３０が形成される。この層は典型的
には熱的に成長された二酸化シリコンから構成される。
第１のマスキング層１２０、たとえば、低圧化学気相沈
積法（ＬＰＧＶＤ）により形成された窒化シリコン膜が
第１の５ｌ（０層１３０の−Ｅ方に形成される。第１の
窒化シリコン層１２０の上面にフォトレジスト層１１０
が形成される。
積法（ＬＰＧＶＤ）により形成された窒化シリコン膜が
第１の５ｌ（０層１３０の−Ｅ方に形成される。第１の
窒化シリコン層１２０の上面にフォトレジスト層１１０
が形成される。
このフォトレジスト層１１０は、たとえば過ふり化炭化
水素のプラズマでエツチングすることにより基板ｒｏｏ
、、ｈの領域１０１の第１窒化シリコン層１２０を除く
ために使われる。領域１０１で窒化シリコン層１２０が
完全に除かれると深い溝１０３が形成される。第１の窒
化物１２０、第１の５Ｒ０１３０、およびフォトレジス
トｌｌＯの層が溝１０３の上方に張り出しのないメサ１
０４を形成する。次いで望むならばチャンネルストップ
（たとえば、ｎ＋ドーパント）を溝１０３に注入するこ
とができる。
水素のプラズマでエツチングすることにより基板ｒｏｏ
、、ｈの領域１０１の第１窒化シリコン層１２０を除く
ために使われる。領域１０１で窒化シリコン層１２０が
完全に除かれると深い溝１０３が形成される。第１の窒
化物１２０、第１の５Ｒ０１３０、およびフォトレジス
トｌｌＯの層が溝１０３の上方に張り出しのないメサ１
０４を形成する。次いで望むならばチャンネルストップ
（たとえば、ｎ＋ドーパント）を溝１０３に注入するこ
とができる。
第１Ｂ図は、更にマスキングを進めるためにフォトレジ
ストマスク１１０を除去した図であり、第１の窒化物１
２０と第１の５ＲＯ１３００層とを上積みしたメサ１０
４を示しである。第１の５）ｔＯ層１３０は溝１０３０
部分において残っている。
ストマスク１１０を除去した図であり、第１の窒化物１
２０と第１の５ＲＯ１３００層とを上積みしたメサ１０
４を示しである。第１の５）ｔＯ層１３０は溝１０３０
部分において残っている。
第１Ｃ図は溝１０３の中にあって、第１の５ｌｔＵ層１
３０に載っている第１のフィールド酸化（ト”ＯＸ）層
１４０の成長を示す。第１のＳル０１３０と第１のＦＯ
Ｘ層１４０とは、別個のものとして示しであるが、実際
には離れているのではなく、化学的には同じ材質である
から互いに融会し′Ｃいるということに注意しなければ
ならない。
３０に載っている第１のフィールド酸化（ト”ＯＸ）層
１４０の成長を示す。第１のＳル０１３０と第１のＦＯ
Ｘ層１４０とは、別個のものとして示しであるが、実際
には離れているのではなく、化学的には同じ材質である
から互いに融会し′Ｃいるということに注意しなければ
ならない。
第１Ｄ図ではメサ領域１０４−ヒの第１の窒化物１２０
と第１の５ｔｔｏｔ３ｏとが除去されて基板１００が露
出しているところを示している。
と第１の５ｔｔｏｔ３ｏとが除去されて基板１００が露
出しているところを示している。
第１．に図に示すように、第１のゲート酸化（ＧＯＸ）
層１５０は基板１００の露出面上に熱的に成長される。
層１５０は基板１００の露出面上に熱的に成長される。
望むならば、次に第１のＧＯＸ層１５０にゲート閾値制
御注入が行なわれる。次に第１のポリシリコン（ＰＯＬ
Ｙ）層１６０が基板１００の全面に付着し第１の５）ｔ
Ｏ層１３０、第１のＦＯＸ＋−１４０、および第１のＧ
ＯＸ層１５０を［５゜第１のＰＯＬＹ層１６０は代表的
には低圧化学気相沈積法（ＬＰＣＶＤ）で形成される。
御注入が行なわれる。次に第１のポリシリコン（ＰＯＬ
Ｙ）層１６０が基板１００の全面に付着し第１の５）ｔ
Ｏ層１３０、第１のＦＯＸ＋−１４０、および第１のＧ
ＯＸ層１５０を［５゜第１のＰＯＬＹ層１６０は代表的
には低圧化学気相沈積法（ＬＰＣＶＤ）で形成される。
続いて第１のＰＯＬＹ層１６０全体にたとえばｐ＋ホウ
素がドープされる。
素がドープされる。
次に第１Ｆ図に示すようにポジ型フォトレジスト層１６
２を使用して領域１６４を画成し、そして第１のＰＯＬ
Ｙ層１６０を表面１６５の残りの部分からエツチングで
除く。このようにして溝１６７と１６８とができ上る。
２を使用して領域１６４を画成し、そして第１のＰＯＬ
Ｙ層１６０を表面１６５の残りの部分からエツチングで
除く。このようにして溝１６７と１６８とができ上る。
次に第１Ｇ図に示すようにソース１７０とドレイン１７
１とのイオン注入物（たとえば、ｐ＋材料）がそれぞれ
溝１６７および１６８に高温打込みされる。この注入シ
ーケンスによりＰＯＬＹ層１６０にもドープが行われる
。
１とのイオン注入物（たとえば、ｐ＋材料）がそれぞれ
溝１６７および１６８に高温打込みされる。この注入シ
ーケンスによりＰＯＬＹ層１６０にもドープが行われる
。
フォトマスク１６２を除去してから、第１の注入ガラス
層１７２ （ｔ、とえば、ｎ＋りんを注入した二酸化シ
リコン）を第１Ｈ図に示すとおり１６５全面と第１のＰ
ＯＬＹ層１６０との上に形成される。
層１７２ （ｔ、とえば、ｎ＋りんを注入した二酸化シ
リコン）を第１Ｈ図に示すとおり１６５全面と第１のＰ
ＯＬＹ層１６０との上に形成される。
続いて第１Ｉ図に示すように方向性プラズマな用いて注
入ガラス層１７２を異方的にエッチする。
入ガラス層１７２を異方的にエッチする。
異方性エツチングの後、注入ガラスの二つの小領域１７
３と１７４とが第１１７）ＰＯＬＹ層１６０に隣接して
残る。次いで第２のゲート酸化（ＧＯＸ）層１．８０を
１６５の全面とＰＯＬＹ層１６０との上に熱的に成長さ
せ、そしてエッチして第１のＰＯＬＹ領域１６０の上に
第２のＧＯＸ層１８０を残す。
３と１７４とが第１１７）ＰＯＬＹ層１６０に隣接して
残る。次いで第２のゲート酸化（ＧＯＸ）層１．８０を
１６５の全面とＰＯＬＹ層１６０との上に熱的に成長さ
せ、そしてエッチして第１のＰＯＬＹ領域１６０の上に
第２のＧＯＸ層１８０を残す。
第１Ｊ図に示すように本イ第２のポリシリコン（ＰＯＬ
Ｙ）層１９０を１６５の全面、小領域１７３と１７４、
および第２のＧＯＸ １８０上に形成される。第２のＰ
ＯＬＹ層１９０を典型的にはＬＰＣｖＤ法で形成し、続
いてたとえばｐ−材をドープする。次いで第２のＰＯＬ
Ｙ層１９０を、たとえばレーザーを用いて再結晶させる
。
Ｙ）層１９０を１６５の全面、小領域１７３と１７４、
および第２のＧＯＸ １８０上に形成される。第２のＰ
ＯＬＹ層１９０を典型的にはＬＰＣｖＤ法で形成し、続
いてたとえばｐ−材をドープする。次いで第２のＰＯＬ
Ｙ層１９０を、たとえばレーザーを用いて再結晶させる
。
第１Ｉ（図に示し仁とおりもうｍ一つのＳｋＯ層２００
をレーザー再結晶ＰＯＬＹ層１９０のヒに成長させも次
にもう一つのマスキング層２１０、ｔことえばＬＰＣＶ
Ｄ窒化シリコンを第２のＳＲＯ層２００−ヒに形成させ
ると共に、層２１０の上にポジ型フォトレジスト層２２
０を用いて活性領域２３０を形成する。次に第２の窒化
層２１０と第２のＳＲＯ層２００とを領域２４０から除
去してレーザー再結晶ＰＯＬＹ層１９０を落出させる。
をレーザー再結晶ＰＯＬＹ層１９０のヒに成長させも次
にもう一つのマスキング層２１０、ｔことえばＬＰＣＶ
Ｄ窒化シリコンを第２のＳＲＯ層２００−ヒに形成させ
ると共に、層２１０の上にポジ型フォトレジスト層２２
０を用いて活性領域２３０を形成する。次に第２の窒化
層２１０と第２のＳＲＯ層２００とを領域２４０から除
去してレーザー再結晶ＰＯＬＹ層１９０を落出させる。
領域Ｚ３Ｏからフォトレジスト層２２０を除去してから
もう一つのフィールド酸化（ＦＯＸ ） １＠ ２５０
を領域２４０内のレーザー再結晶ＰＯＬＹ層１９０の
露出面上に成長させる。第２のＦＯＸ層２５０の成長中
、領域１７３と１７４とからのドーパントがレーザー再
結晶ＰＯＬＹ層１９０内の境界限界２７３と２７４とに
それぞれ選択的に拡散する。更に、領域２４０中のレー
ザー再結晶ＰＯＬＹ層１９０ の一部は酸化して酸化Ｐ
ＯＬＹ層１９０′を形成する。
もう一つのフィールド酸化（ＦＯＸ ） １＠ ２５０
を領域２４０内のレーザー再結晶ＰＯＬＹ層１９０の
露出面上に成長させる。第２のＦＯＸ層２５０の成長中
、領域１７３と１７４とからのドーパントがレーザー再
結晶ＰＯＬＹ層１９０内の境界限界２７３と２７４とに
それぞれ選択的に拡散する。更に、領域２４０中のレー
ザー再結晶ＰＯＬＹ層１９０ の一部は酸化して酸化Ｐ
ＯＬＹ層１９０′を形成する。
第１Ｌ図で領域２３０の第２の窒化層２１０と、第２１
７） Ｓ ＲＯＷ ２００ トが除去すｔＬ テＶ ｆ
ｇ 結晶ＰＯＬ Ｙ層１９０を露出する。領域２７０
内のレーザー再結晶ＰＯＬＹ層１９０の露出面上のポジ
型フォトレジスト層２６０をマスクとして使用し溝２８
０と２９０とを形成する。これで溝２８０と２９０とは
導電材料（たとえばｎ＋材料）を注入して注入ＰＯＬＹ
層２９２と２９３とを形成することができる。領域２７
０内のレーザー再結晶ＰＯＬＹ層１９０ の上のポジ型
フォトレジスト層２６０の位置合わせは重要であって、
続く処理シーケンスの間に、領域２９２と２９３とから
の注入されたイオンと、領域１７３と１７４とからのド
ーパントとの外部拡散が融合するように選ばなければな
らない。
７） Ｓ ＲＯＷ ２００ トが除去すｔＬ テＶ ｆ
ｇ 結晶ＰＯＬ Ｙ層１９０を露出する。領域２７０
内のレーザー再結晶ＰＯＬＹ層１９０の露出面上のポジ
型フォトレジスト層２６０をマスクとして使用し溝２８
０と２９０とを形成する。これで溝２８０と２９０とは
導電材料（たとえばｎ＋材料）を注入して注入ＰＯＬＹ
層２９２と２９３とを形成することができる。領域２７
０内のレーザー再結晶ＰＯＬＹ層１９０ の上のポジ型
フォトレジスト層２６０の位置合わせは重要であって、
続く処理シーケンスの間に、領域２９２と２９３とから
の注入されたイオンと、領域１７３と１７４とからのド
ーパントとの外部拡散が融合するように選ばなければな
らない。
第１Ｍ図に示すように、ポジ型フォトレジスト層２６０
を除去し次に加熱することにより、溝２８０と２９０中
の導電材料はレーザ再結晶ＰＯＬＹＩ鰻１９０中に再分
布形成される。すなわち、上部トランジスタ（一方のト
ランジスタ）に対するソース領域２９５とドレイン領域
２９６とが形成される。加熱の間、領域２８０と２９０
内の導電物質は、ポジ型フォトレジスト層２６０が正し
く位置合わせされていれば、それぞれ領域１７３と１７
４とからのドーパントと出会うことになる。また、図示
するとおりこの加熱期間中ＰＯＬＹ層１９０の一部分は
領域２９５と２９６とからのドーピングの影響を受けな
いで残る。
を除去し次に加熱することにより、溝２８０と２９０中
の導電材料はレーザ再結晶ＰＯＬＹＩ鰻１９０中に再分
布形成される。すなわち、上部トランジスタ（一方のト
ランジスタ）に対するソース領域２９５とドレイン領域
２９６とが形成される。加熱の間、領域２８０と２９０
内の導電物質は、ポジ型フォトレジスト層２６０が正し
く位置合わせされていれば、それぞれ領域１７３と１７
４とからのドーパントと出会うことになる。また、図示
するとおりこの加熱期間中ＰＯＬＹ層１９０の一部分は
領域２９５と２９６とからのドーピングの影響を受けな
いで残る。
これで第１Ｎ図に示すように、構造の全表面に第１のＣ
ＶＤ 酸化層３００を形成させ、エツチングで第１のＣ
ｖＤ酸化層３００に溝３１０と３２０とを形成し、次に
構造の全表面に金属層３３０を形成させて溝３１０ 、
３２０を埋め、さらに金属層３３０を選択的にエッチし
て領域３４０と３５０とを形成すれば構造が完成する。
ＶＤ 酸化層３００を形成させ、エツチングで第１のＣ
ｖＤ酸化層３００に溝３１０と３２０とを形成し、次に
構造の全表面に金属層３３０を形成させて溝３１０ 、
３２０を埋め、さらに金属層３３０を選択的にエッチし
て領域３４０と３５０とを形成すれば構造が完成する。
最後のパッシベーション層３６０はＣｖＤ法によって構
造の全表面に形成される。次にパッシベーション層３６
０を選択的にエッチして領域３７０ 、３８０ 、およ
び３９０を残ずことができる。領域３１０と３２０とを
通して下層構造との接触を作ることができる。この製作
法は第２図に概要図を示す相補型ＭＯ８インバータとし
て使用できる構造体を提供できる。即ちこの構造体は、
ソース領域２９５とドレイン領域２９６とをもつｐｍト
ランジスタ５００（上部トランジスタ）と、ソース領域
１７０とドレイン領域１７１とをもつｎ型トランジスタ
５１（Ｆ部トランジスタ）と、酸化物領域１８０と１５
０とを接続する共通ゲートとして働くｐ＋ドープ領域１
６０とをもつものである。
造の全表面に形成される。次にパッシベーション層３６
０を選択的にエッチして領域３７０ 、３８０ 、およ
び３９０を残ずことができる。領域３１０と３２０とを
通して下層構造との接触を作ることができる。この製作
法は第２図に概要図を示す相補型ＭＯ８インバータとし
て使用できる構造体を提供できる。即ちこの構造体は、
ソース領域２９５とドレイン領域２９６とをもつｐｍト
ランジスタ５００（上部トランジスタ）と、ソース領域
１７０とドレイン領域１７１とをもつｎ型トランジスタ
５１（Ｆ部トランジスタ）と、酸化物領域１８０と１５
０とを接続する共通ゲートとして働くｐ＋ドープ領域１
６０とをもつものである。
第３図は第１１〜ｌＮｌｆｆ１の方法を用いる他の方法
ヲ示し、他方のトランジスタのソースおよヒトレイン領
域１７０と１７１がどのように接続されるかな示してい
る。これは第１Ａ図に使用しｔこマスクを領域１７１が
領域２９６を越えて延在し酸化ＰＯＬＹ層１９０′と交
差するように修正して行える。領域３１５内の酸化ＰＯ
ＬＹ層１９０′は領域３２７内の接点部３２５第４図は
本発明の他の実施例を示す。第４図の構造体を作るため
のはじめの段階は第１図のステップ八からＮまでと同じ
である。しかし、この第２の実施例では第１のＧＯＸ層
１５０が選択した領域４００においてエッチされ、下層
のシリコン基板の表面部分を露出させている。続（ＰＯ
ＬＹ層４１０ツタとえばｎ＋材料の付着と注入とにより
この領域４００が埋められる。これは領域１７１への埋
設接触部を構成する。
ヲ示し、他方のトランジスタのソースおよヒトレイン領
域１７０と１７１がどのように接続されるかな示してい
る。これは第１Ａ図に使用しｔこマスクを領域１７１が
領域２９６を越えて延在し酸化ＰＯＬＹ層１９０′と交
差するように修正して行える。領域３１５内の酸化ＰＯ
ＬＹ層１９０′は領域３２７内の接点部３２５第４図は
本発明の他の実施例を示す。第４図の構造体を作るため
のはじめの段階は第１図のステップ八からＮまでと同じ
である。しかし、この第２の実施例では第１のＧＯＸ層
１５０が選択した領域４００においてエッチされ、下層
のシリコン基板の表面部分を露出させている。続（ＰＯ
ＬＹ層４１０ツタとえばｎ＋材料の付着と注入とにより
この領域４００が埋められる。これは領域１７１への埋
設接触部を構成する。
第５図は本発明の第３の実施例を示す。第５図のはじめ
の段階は第３図および４図のプロセスと同じである。更
に、ＣｖＤ酸化層４２０が注入ＰＯＬＹ層４１５の上に
付着している。開口４２５がＣｖＤ酸化層４２０を通し
てエッチされ注入１） Ｏｔ、 ｙ層４１５０表面を露
出させると共に金属層４３０を付着させ、これにより先
にエッチした開口４２５す埋める。
の段階は第３図および４図のプロセスと同じである。更
に、ＣｖＤ酸化層４２０が注入ＰＯＬＹ層４１５の上に
付着している。開口４２５がＣｖＤ酸化層４２０を通し
てエッチされ注入１） Ｏｔ、 ｙ層４１５０表面を露
出させると共に金属層４３０を付着させ、これにより先
にエッチした開口４２５す埋める。
第６図は本発明の第４の実施例を示す。第６図のステッ
プは第４図および５図とほとんど同じであるが、４つの
トランジスタ５０５ 、５１０ 、５１５ 、および５
２０が第１のフィールド酸化領域１４０と酸化ＰＯＬＹ
領域１９０′との間に一度に形成される。ソースとドレ
イン領域５２５〜５３０がすべて基板１００のドーピン
グとは極性が反対の同じ型のドーパント（たとえば、ｎ
＋型の材料）から形成されている。
プは第４図および５図とほとんど同じであるが、４つの
トランジスタ５０５ 、５１０ 、５１５ 、および５
２０が第１のフィールド酸化領域１４０と酸化ＰＯＬＹ
領域１９０′との間に一度に形成される。ソースとドレ
イン領域５２５〜５３０がすべて基板１００のドーピン
グとは極性が反対の同じ型のドーパント（たとえば、ｎ
＋型の材料）から形成されている。
トランジスタ５０５と５１０とに関係するチャンネル領
域５３１と５３２とはドープされエンハンスメント形ト
ランジスタ（たとえば、ｐ−ドーピング）を作るが、ト
ランジスタ５１５と５２０とに関係するチャンネル領域
５３５と５３６とは注入されて（たとえば、ｎ＋型）デ
イブレッンヨン形トランジスタを作る。
域５３１と５３２とはドープされエンハンスメント形ト
ランジスタ（たとえば、ｐ−ドーピング）を作るが、ト
ランジスタ５１５と５２０とに関係するチャンネル領域
５３５と５３６とは注入されて（たとえば、ｎ＋型）デ
イブレッンヨン形トランジスタを作る。
このようにポリシリコンゲート５４０（たとえば、ｎ＋
材料）はエンハンスメント形トランジスタ５０５と５１
０とに共通なゲートとなるが、ポリシリコンゲート５４
５ （たとえば、？材料）はディプレッション形トラン
ジスタ５１５と５２０とに共通なゲートとなる。領域５
２７とポリシリコンゲート５４５とは金属付着（図示せ
ず）により電気的に互いに接続され、金属接触５５０
、５５２、および５５４は前のように酸化層２５０と５
６０とにより分離されるとともにパッシベーション層３
６０で呵われでいる。結果は第７図に概要図を示すよう
に垂直積重ねゲートＮ−ＭＯＳインバータが得られる。
材料）はエンハンスメント形トランジスタ５０５と５１
０とに共通なゲートとなるが、ポリシリコンゲート５４
５ （たとえば、？材料）はディプレッション形トラン
ジスタ５１５と５２０とに共通なゲートとなる。領域５
２７とポリシリコンゲート５４５とは金属付着（図示せ
ず）により電気的に互いに接続され、金属接触５５０
、５５２、および５５４は前のように酸化層２５０と５
６０とにより分離されるとともにパッシベーション層３
６０で呵われでいる。結果は第７図に概要図を示すよう
に垂直積重ねゲートＮ−ＭＯＳインバータが得られる。
以−ヒの説明より明らかなように、マスク合わせな調節
することにより、ドレインおよびソース領域とゲートと
の重なりを最小限にすることができ、結合容量を減らず
と同時に垂直組立構造により詰め込み密度を増すことが
できる。さらに、この製造工程は従来のＶＬＳＩの製造
技術しか必要としな（亀。
することにより、ドレインおよびソース領域とゲートと
の重なりを最小限にすることができ、結合容量を減らず
と同時に垂直組立構造により詰め込み密度を増すことが
できる。さらに、この製造工程は従来のＶＬＳＩの製造
技術しか必要としな（亀。
第１Ａ〜第１Ｎ図は本発明の一実施例による半導体装置
の断面図およびその製造工程図、第２図は第１図の装置
で構成できる７１Ｆ、気菌回路図、第３図は第１図の装
置な変形した半導体装置の断面図、第４図〜第６図は本
発明の他の実施例による半導体装置の断面図、第７図は
第６図の装置の電気的回路図である。 ｔｏｏ ：基板、１３０，２００，３００ ：酸化物層
、１２０．２１０ ：マスク層、１１０，２２０，２６
０ ：フォトレジスト層、１０４：メサ、１４０，２５
０ ：フィールド酸化層、１６０．１９０ ：ポリシリ
コン層、１０３、１６７、１６８．２８０．２９０．３
１０．３２０ ：溝、１８０：ゲート酸化層、２３０：
活１生領域。 １９０’ ：酸化ポリシリコン層、３３０：金属層、３
６０：パシベーション層。 出願人 横筒・ヒユーレット・バノカード株式会社代坤
人 弁理士 長 谷 川 次 男 ＦＩＧ、２ ５０５ ５１５ ＦＩ６． ６
の断面図およびその製造工程図、第２図は第１図の装置
で構成できる７１Ｆ、気菌回路図、第３図は第１図の装
置な変形した半導体装置の断面図、第４図〜第６図は本
発明の他の実施例による半導体装置の断面図、第７図は
第６図の装置の電気的回路図である。 ｔｏｏ ：基板、１３０，２００，３００ ：酸化物層
、１２０．２１０ ：マスク層、１１０，２２０，２６
０ ：フォトレジスト層、１０４：メサ、１４０，２５
０ ：フィールド酸化層、１６０．１９０ ：ポリシリ
コン層、１０３、１６７、１６８．２８０．２９０．３
１０．３２０ ：溝、１８０：ゲート酸化層、２３０：
活１生領域。 １９０’ ：酸化ポリシリコン層、３３０：金属層、３
６０：パシベーション層。 出願人 横筒・ヒユーレット・バノカード株式会社代坤
人 弁理士 長 谷 川 次 男 ＦＩＧ、２ ５０５ ５１５ ＦＩ６． ６
Claims (1)
- ソース、ドレインおよびゲート領域を有する第ｌＭＯＳ
トランジスタと、前記ゲート領域を共通ゲート領域とし
他にソースおよびドレイ／領域を有し、前記第２Ｍ０Ｓ
トランジスターヒに積層形成さ１’した第２Ｍ０Ｓトラ
ンジスタより成る半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/504,632 US4488348A (en) | 1983-06-15 | 1983-06-15 | Method for making a self-aligned vertically stacked gate MOS device |
| US504632 | 1983-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016456A true JPS6016456A (ja) | 1985-01-28 |
| JPH0351108B2 JPH0351108B2 (ja) | 1991-08-05 |
Family
ID=24007103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123507A Granted JPS6016456A (ja) | 1983-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4488348A (ja) |
| EP (1) | EP0135243B1 (ja) |
| JP (1) | JPS6016456A (ja) |
| DE (1) | DE3471405D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61176614A (ja) * | 1985-02-01 | 1986-08-08 | Mitsui Toatsu Chem Inc | α−ハロゲノイソプロペニルクメン単位含有重合体及びその製造方法 |
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| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| JPS60194570A (ja) * | 1984-03-16 | 1985-10-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4603468A (en) * | 1984-09-28 | 1986-08-05 | Texas Instruments Incorporated | Method for source/drain self-alignment in stacked CMOS |
| US4628589A (en) * | 1984-09-28 | 1986-12-16 | Texas Instruments Incorporated | Method for fabricating stacked CMOS structures |
| JPS61187362A (ja) * | 1985-02-15 | 1986-08-21 | Nec Corp | 半導体集積回路装置 |
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| US4745086A (en) * | 1985-09-26 | 1988-05-17 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using one mask level and differential oxidation |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| JPH063812B2 (ja) * | 1987-07-13 | 1994-01-12 | 株式会社東芝 | 半導体装置の製造方法 |
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| US5573964A (en) * | 1995-11-17 | 1996-11-12 | International Business Machines Corporation | Method of making thin film transistor with a self-aligned bottom gate using diffusion from a dopant source layer |
| US6201267B1 (en) | 1999-03-01 | 2001-03-13 | Rensselaer Polytechnic Institute | Compact low power complement FETs |
| CN103178060A (zh) * | 2011-12-23 | 2013-06-26 | 上海中科联和显示技术有限公司 | 场效应晶体管互补反相器及其制备方法 |
| CN107038987B (zh) * | 2017-05-23 | 2020-12-22 | 上海和辉光电股份有限公司 | 一种共栅晶体管、像素电路、驱动方法及显示器 |
Citations (1)
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| JPS5827363A (ja) * | 1981-08-10 | 1983-02-18 | Fujitsu Ltd | 電界効果トランジスタの製造法 |
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1983
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-
1984
- 1984-01-26 EP EP84300463A patent/EP0135243B1/en not_active Expired
- 1984-01-26 DE DE8484300463T patent/DE3471405D1/de not_active Expired
- 1984-06-15 JP JP59123507A patent/JPS6016456A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0135243B1 (en) | 1988-05-18 |
| US4488348A (en) | 1984-12-18 |
| JPH0351108B2 (ja) | 1991-08-05 |
| DE3471405D1 (en) | 1988-06-23 |
| EP0135243A1 (en) | 1985-03-27 |
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