JPH06268457A - 演算増幅回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＭＯＳＦＥＴを基本構成とするブートストラ
ップ型の演算増幅回路のＰＳＲＲ特性を改善する。 【構成】 電源電圧ＶＤＤと差動ＭＯＳＦＥＴＰ２及び
Ｐ３のソースとを結ぶＦＥＴＰ１と、出力端子Ｖｏｕｔ
と接地電位ＶＳＳとの間に設けられるＦＥＴＮ４と、電
源電圧ＶＤＤと出力端子Ｖｏｕｔを結ぶＦＥＴＰ４と、
バイアス電圧供給点ＶＢ１とＦＥＴＰ４のゲートを結ぶ
抵抗Ｒ２と、ＦＥＴＰ４のゲートとＦＥＴＮ４のゲート
を結ぶ容量Ｃ２とを含むブートストラップ型の演算増幅
回路においてＦＥＴＰ１のゲートを抵抗Ｒ１及び容量Ｃ
１によりそれぞれバイアス電圧ＶＢ１及び接地ＶＳＳと
接続する。これにより、抵抗Ｒ１及び容量Ｃ１の値を、
これらを介して電源電圧ＶＤＤ及びバイアス電圧ＶＢ１
間の電位変動がＭＯＳＦＥＴＰ１のゲートに伝達される
ことによる出力信号Ｖｏｕｔの変動と、抵抗Ｒ２及び容
量Ｃ２を介してＭＯＳＦＥＴＰ４のゲートに伝達される
ことによる変動とが互いに相殺されるべく設計する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、演算増幅回路に関
し、例えば、ＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）を基
本構成とするブートストラップ型の演算増幅回路に利用
して特に有効な技術に関するものである。

【０００２】

【従来の技術】図６に例示されるように、そのゲートに
非反転入力信号ＶｉｎＰ及び反転入力信号ＶｉｎＮをそ
れぞれ受けるＰチャンネル型の差動ＭＯＳＦＥＴＰ２及
びＰ３を中心とする差動増幅回路と、回路の出力端子Ｖ
ｏｕｔと接地電位ＶＳＳとの間に設けられそのゲートに
上記差動増幅回路の非反転出力信号つまりＭＯＳＦＥＴ
Ｐ３のドレイン電位を受けるＮチャンネル型の出力ＭＯ
ＳＦＥＴＮ４ならびに電源電圧ＶＤＤと上記出力ＭＯＳ
ＦＥＴＮ４のドレインつまり回路の出力端子Ｖｏｕｔと
の間に設けられそのゲートに所定のバイアス電圧ＶＢ１
を受けることで定電流源として作用するＰチャンネルＭ
ＯＳＦＥＴＰ４からなる出力回路と、回路の出力端子Ｖ
ｏｕｔと上記出力ＭＯＳＦＥＴＮ４のゲートとの間に直
列形態に設けられる容量Ｃ３及びＮチャンネルＭＯＳＦ
ＥＴＮ３からなる位相補償回路とを含む演算増幅回路が
ある。また、このような演算増幅回路の定電流源となる
ＭＯＳＦＥＴＰ４のゲートと出力ＭＯＳＦＥＴＮ４のゲ
ートとの間に帰還容量Ｃ２を設けたいわゆるブートスト
ラップ型の演算増幅回路がある。

【０００３】ＭＯＳＦＥＴを基本構成とし位相補償回路
を含む演算増幅回路については、例えば、１９８２年１
２月発行、『アイ・イー・イー・イー ジャーナル オ
ブソリッド・ステート サーキッツ（ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ） Ｖｏｌ．ＳＣ１７ Ｎｏ．６』の第９６９頁
〜第９８２頁等に記載されている。

【０００４】

【発明が解決しようとする課題】ところが、演算増幅回
路ならびにこれを含む通信システム等の高性能化が進む
にしたがって、上記のような従来のブートストラップ型
の演算増幅回路には次のような問題点が生じることが本
願発明者等によって明らかとなった。すなわち、上記ブ
ートストラップ型の演算増幅回路では、差動増幅回路の
定電流源となるＭＯＳＦＥＴＰ１に対する帰還容量Ｃ２
の影響を抑制するために抵抗Ｒ２が設けられ、バイアス
電圧ＶＢ１に重畳された高周波ノイズを吸収するために
いわゆる平滑容量Ｃ４が設けられる。しかし、バイアス
電圧供給点ＶＢ１から見た場合、抵抗Ｒ２及び容量Ｃ２
は言わばローパスフィルタとして作用し、電源電圧ＶＤ
Ｄとバイアス電圧ＶＢ１との間に生じた比較的緩やかな
電位変動のみをＭＯＳＦＥＴＰ４のゲートに伝達する。
このため、定電流源となる二つのＭＯＳＦＥＴＰ１及び
Ｐ４のゲート電圧に電位差が生じ、演算増幅回路の出力
信号Ｖｏｕｔに電源電圧ＶＤＤ及びバイアス電圧ＶＢ１
間の電位変動にともなうレベル変動が生じる。この結
果、演算増幅回路としてのＰＳＲＲ（Ｐｏｗｅｒ Ｓｕ
ｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ：電圧変動
除去比）特性が劣化し、演算増幅回路を含む通信システ
ム等の高性能化が制約を受けるものである。

【０００５】この発明の目的は、ブートストラップ型の
演算増幅回路のＰＳＲＲ特性を改善し、演算増幅回路を
含む通信システム等の高性能化を推進することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、差動形態とされるＰチャンネ
ル型の第１及び第２のＭＯＳＦＥＴと、第１の電源電圧
と上記第１及び第２のＭＯＳＦＥＴの共通結合されたソ
ースとの間に設けられるＰチャンネル型の第３のＭＯＳ
ＦＥＴと、回路の出力端子と第２の電源電圧との間に設
けられそのゲートに上記第２のＭＯＳＦＥＴのドレイン
電位を受けるＮチャンネル型の第４のＭＯＳＦＥＴと、
第１の電源電圧と回路の出力端子との間に設けられるＰ
チャンネル型の第５のＭＯＳＦＥＴと、所定のバイアス
電圧が供給されるバイアス電圧供給点と上記第５のＭＯ
ＳＦＥＴのゲートとの間に設けられる第２の抵抗と、上
記第５のＭＯＳＦＥＴのゲートと上記第４のＭＯＳＦＥ
Ｔのゲートとの間に設けられる第２の容量とを含むブー
トストラップ型の演算増幅回路において、上記バイアス
電圧供給点と上記第３のＭＯＳＦＥＴのゲートとの間に
設けられる第１の抵抗と、上記第３のＭＯＳＦＥＴのゲ
ートと第２の電源電圧との間に設けられる第１の容量と
を追加し、第１の抵抗の抵抗値ならびに第１の容量の静
電容量値を、第１の電源電圧及び上記バイアス電圧間の
電位変動が第１の抵抗及び第１の容量を介して第３のＭ
ＯＳＦＥＴのゲートに伝達されることにともなう回路の
出力信号のレベル変動と、第２の抵抗及び第２の容量を
介して上記第５のＭＯＳＦＥＴのゲートに伝達されるこ
とにともなう出力信号のレベル変動とが相殺されるべく
設計する。

【０００８】

【作用】上記手段によれば、第１の電源電圧及び上記バ
イアス電圧間の電位変動にともなう回路の出力信号のレ
ベル変動を相殺し、その絶対値を小さくすることができ
る。この結果、演算増幅回路のＰＳＲＲ特性を改善し、
演算増幅回路を含む通信システム等の高性能化を推進す
ることができる。

【０００９】

【実施例】図１には、この発明が適用された演算増幅回
路の第１の実施例の回路図が示されている。同図をもと
に、この実施例の演算増幅回路の構成及び動作ならびに
その特徴について説明する。なお、この実施例の演算増
幅回路は、移動通信システムの端末装置を構成する通信
用集積回路に含まれる。図１の各回路素子は、通信用集
積回路の図示されない他の回路素子とともに、単結晶シ
リコンのような１個の半導体基板上に形成される。以下
の回路図において、そのチャンネル（バックゲート）部
に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別
して示される。

【００１０】図１において、この実施例の演算増幅回路
は、Ｐチャンネル型（第１導電型）の一対の差動ＭＯＳ
ＦＥＴＰ２（第１のＭＯＳＦＥＴ）及びＰ３（第２のＭ
ＯＳＦＥＴ）を含む。これらのＭＯＳＦＥＴのドレイン
は、Ｎチャンネル型（第２導電型）の一対の負荷ＭＯＳ
ＦＥＴＮ１及びＮ２を介して接地電位ＶＳＳ（第２の電
源電圧）に結合され、その共通結合されたソースは、Ｐ
チャンネルＭＯＳＦＥＴＰ１（第３のＭＯＳＦＥＴ）を
介して電源電圧ＶＤＤ（第１の電源電圧）に結合され
る。ＭＯＳＦＥＴＰ２のゲートには、通信用集積回路の
図示されない前段回路から非反転入力信号ＶｉｎＰが供
給され、ＭＯＳＦＥＴＰ３のゲートには反転入力信号Ｖ
ｉｎＮが供給される。また、ＭＯＳＦＥＴＰ１のゲート
は、抵抗Ｒ１（第１の抵抗）を介してバイアス電圧供給
点ＶＢ１（第１のバイアス電圧供給点）に結合され、Ｍ
ＯＳＦＥＴＮ１のゲートは、そのドレインに共通結合さ
れた後、ＭＯＳＦＥＴＮ２のゲートに結合される。な
お、電源電圧ＶＤＤは＋３Ｖのような正の電源電圧とさ
れ、バイアス電圧供給点ＶＢ１におけるバイアス電圧Ｖ
Ｂ１は、その絶対値が電源電圧ＶＤＤより小さな正の定
電圧とされる。

【００１１】これにより、ＭＯＳＦＥＴＮ１及びＮ２は
電流ミラー形態とされ、差動ＭＯＳＦＥＴＰ１及びＰ２
に対するアクティブ負荷として作用する。また、ＭＯＳ
ＦＥＴＰ１は、差動ＭＯＳＦＥＴＰ２及びＰ３に対して
バイアス電圧ＶＢ１に応じた所定の動作電流を与える定
電流源として作用し、差動ＭＯＳＦＥＴＰ２及びＰ３
は、これらのＭＯＳＦＥＴＰ１ならびにＮ１及びＮ２と
ともに差動入力信号つまり非反転入力信号ＶｉｎＰ及び
反転入力信号ＶｉｎＮを受ける一つの差動増幅回路とし
て作用する。この結果、差動増幅回路の非反転出力ノー
ドつまりＭＯＳＦＥＴＰ３のドレインにおける電位は、
非反転入力信号ＶｉｎＰが反転入力信号ＶｉｎＮより高
い電位とされるとき高くされ、逆に非反転入力信号Ｖｉ
ｎＰが反転入力信号ＶｉｎＮより低い電位とされるとき
低くされる。

【００１２】差動ＭＯＳＦＥＴＰ２及びＰ３を中心とす
る差動増幅回路の非反転出力信号つまりＭＯＳＦＥＴＰ
３のドレイン電位は、ＮチャンネルＭＯＳＦＥＴＮ４
（第４のＭＯＳＦＥＴ）のゲートに供給される。このＭ
ＯＳＦＥＴＮ４のソースは接地電位ＶＳＳに結合され、
そのドレインは回路の出力端子Ｖｏｕｔに結合される。
回路の出力端子Ｖｏｕｔと電源電圧ＶＤＤとの間には、
ＰチャンネルＭＯＳＦＥＴＰ４（第５のＭＯＳＦＥＴ）
が設けられ、そのゲートは、抵抗Ｒ２（第２の抵抗）を
介して上記バイアス電圧供給点ＶＢ１に結合される。

【００１３】これにより、ＭＯＳＦＥＴＰ４は、ＭＯＳ
ＦＥＴＮ４に対してバイアス電圧ＶＢ１に応じた所定の
動作電流を与える定電流源として作用し、ＭＯＳＦＥＴ
Ｎ４は、ＭＯＳＦＥＴＰ２及びＰ３を中心とする差動増
幅回路の非反転出力信号を回路の出力端子Ｖｏｕｔに反
転して伝達する出力ＭＯＳＦＥＴとして作用する。すな
わち、差動増幅回路の非反転出力信号の電位が高くされ
るとき、出力ＭＯＳＦＥＴＮ４のコンダクタンスは大き
くされ、これによって回路の出力端子Ｖｏｕｔにおける
出力信号Ｖｏｕｔの電位が低くされる。一方、差動増幅
回路の非反転出力信号の電位が低くされると、出力ＭＯ
ＳＦＥＴＮ４のコンダクタンスは小さくされ、これによ
って出力信号Ｖｏｕｔの電位が高くされる。

【００１４】回路の出力端子Ｖｏｕｔと出力ＭＯＳＦＥ
ＴＮ４のゲートとの間には、ＮチャンネルＭＯＳＦＥＴ
Ｎ３（第６のＭＯＳＦＥＴ）及び容量Ｃ３（第３の容
量）が直列形態に設けられる。このうち、ＭＯＳＦＥＴ
Ｎ３のゲートは、バイアス電圧供給点ＶＢ２（第２のバ
イアス電圧供給点）に結合され、その絶対値がバイアス
電圧ＶＢ１より小さな正電位のバイアス電圧ＶＢ２を受
ける。これにより、ＭＯＳＦＥＴＮ３は、実質的な抵抗
素子として作用し、容量Ｃ３とともに高周波領域におけ
る位相補償回路を構成する。

【００１５】この実施例の演算増幅回路は、さらに、電
源電圧ＶＤＤ及びバイアス電圧供給点ＶＢ１間に設けら
れる容量Ｃ４と、ＭＯＳＦＥＴＰ４のゲートと出力ＭＯ
ＳＦＥＴＮ４のゲートとの間に設けられる容量Ｃ２（第
２の容量）とを含む。このうち、容量Ｃ４は、いわゆる
平滑容量であって、バイアス電圧ＶＢ１に重畳された高
周波ノイズを吸収すべく作用する。また、容量Ｃ２は、
出力ＭＯＳＦＥＴＮ４のゲート電位をＭＯＳＦＥＴＰ４
のゲートに伝達しいわゆるブートストラップ型の所以と
なる帰還容量として作用し、抵抗Ｒ２は、定電流源であ
るＭＯＳＦＥＴＰ１に対する帰還容量Ｃ２の影響を抑制
すべく作用する。

【００１６】ところで、抵抗Ｒ２及び容量Ｃ２は、バイ
アス電圧供給点ＶＢ１から見た場合ローパスフィルタと
しても作用し、バイアス電圧ＶＢ１と電源電圧ＶＤＤと
の間に生じた比較的緩やかな電位変動のみを定電流源と
なるＭＯＳＦＥＴＰ４のゲートに伝達する。このため、
この実施例の演算増幅回路では、ＭＯＳＦＥＴＰ１と接
地電位ＶＳＳとの間に容量Ｃ１（第１の容量）が設けら
れ、この容量Ｃ１と抵抗Ｒ１とからなるローパスフィル
タによって上記容量Ｃ２及び抵抗Ｒ２からなるローパス
フィルタの影響を相殺する方法が採られる。

【００１７】すなわち、バイアス電圧ＶＢ１と電源電圧
ＶＤＤとの間に生じた緩やかな電位変動のみが抵抗Ｒ２
及び容量Ｃ２を介して定電流源となるＭＯＳＦＥＴＰ４
に伝達されることでＭＯＳＦＥＴＰ４から出力ＭＯＳＦ
ＥＴＮ４に供給される動作電流の値が変動するが、この
動作電流の値は、バイアス電圧ＶＢ１の電位が高くされ
電源電圧ＶＤＤとの電位差が小さくされるとき小さくな
り、これによって演算増幅回路の出力信号Ｖｏｕｔの電
位が低くされる。また、バイアス電圧ＶＢ１の電位が低
くされ電源電圧ＶＤＤとの電位差が大きくされるとき大
きくなり、これによって演算増幅回路の出力信号Ｖｏｕ
ｔの電位が高くされる。

【００１８】一方、容量Ｃ１及び抵抗Ｒ１は、バイアス
電圧供給点ＶＢ１から見てもう一つのローパスフィルタ
を構成し、バイアス電圧ＶＢ１と電源電圧ＶＤＤとの間
に生じた比較的緩やかな電位変動のみを定電流源となる
ＭＯＳＦＥＴＰ１のゲートに伝達する。このとき、ＭＯ
ＳＦＥＴＰ１から差動ＭＯＳＦＥＴＰ２及びＰ３に供給
される動作電流の値は、バイアス電圧ＶＢ１の電位が低
くされ電源電圧ＶＤＤとの電位差が小さくされるとき小
さくなり、差動ＭＯＳＦＥＴＰ２及びＰ３を中心とする
差動増幅回路の非反転出力ノードつまりＭＯＳＦＥＴＰ
３のドレインにおける電位を低くすべく作用する。この
結果、出力ＭＯＳＦＥＴＮ４のコンダクタンスが小さく
なり、演算増幅回路の出力信号Ｖｏｕｔの電位は高くさ
れる。また、ＭＯＳＦＥＴＰ１から差動ＭＯＳＦＥＴＰ
２及びＰ３に供給される動作電流の値は、バイアス電圧
ＶＢ１の電位が低くされ電源電圧ＶＤＤとの電位差が大
きくされるとき大きくなり、差動ＭＯＳＦＥＴＰ２及び
Ｐ３を中心とする差動増幅回路の非反転出力ノードつま
りＭＯＳＦＥＴＰ３のドレインにおける電位を高くすべ
く作用する。この結果、出力ＭＯＳＦＥＴＮ４のコンダ
クタンスが逆に大きくなり、演算増幅回路の出力信号Ｖ
ｏｕｔの電位は低くされる。

【００１９】つまり、バイアス電圧ＶＢ１と電源電圧Ｖ
ＤＤとの間に生じる緩やかな電位変動が、抵抗Ｒ２及び
容量Ｃ２を介してＭＯＳＦＥＴＰ４に伝達されることに
ともなう演算増幅回路の出力信号Ｖｏｕｔのレベル変動
と、抵抗Ｒ１及び容量Ｃ１を介してＭＯＳＦＥＴＰ１に
伝達されることにともなう演算増幅回路の出力信号Ｖｏ
ｕｔのレベル変動とは、その位相が逆向きとなり、互い
に相殺しあう関係にある。この実施例において、抵抗Ｒ
１及び容量Ｃ１ならびに抵抗Ｒ２及び容量Ｃ２は、バイ
アス電圧ＶＢ１及び電源電圧ＶＤＤ間に生じた比較的緩
やかな電位変動のみがこれらの抵抗及び容量を介して伝
達されること、言い換えるならばバイアス電圧ＶＢ１及
び電源電圧ＶＤＤ間に生じた比較的急峻な電位変動のみ
がこれらの抵抗及び容量からなるローパスフィルタによ
って吸収されることにともなう演算増幅回路の出力信号
Ｖｏｕｔのレベル変動が互いに相殺しあうような所定の
抵抗値及び静電容量値を有するべく設計される。この結
果、バイアス電圧ＶＢ１の電位変動にともなう演算増幅
回路の出力信号Ｖｏｕｔのレベル変動を抑制することが
できるため、演算増幅回路のＰＳＲＲ特性を改善し、演
算増幅回路を含む通信システムの高性能化を推進するこ
とができるものである。

【００２０】図２には、この発明が適用された演算増幅
回路の第２の実施例の回路図が示されている。なお、こ
の実施例は、前記図１の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００２１】図２において、この実施例の演算増幅回路
は、そのゲートにバイアス電圧ＶＢ１を受けるＰチャン
ネルＭＯＳＦＥＴＰ５（第７のＭＯＳＦＥＴ）を含む。
このＭＯＳＦＥＴＰ５のソースは電源電圧ＶＤＤに結合
され、そのドレインは、直列形態とされる２個のＮチャ
ンネルＭＯＳＦＥＴＮ５（第８のＭＯＳＦＥＴ）及びＮ
６（第９のＭＯＳＦＥＴ）を介して接地電位ＶＳＳに結
合される。ＭＯＳＦＥＴＰ５は、そのゲートにバイアス
電圧ＶＢ１を受けることで定電流源として作用し、ＭＯ
ＳＦＥＴＮ５及びＮ６は、それぞれのドレイン及びゲー
トが共通結合されることでダイオード形態とされる。こ
れにより、ＭＯＳＦＥＴＰ５ならびにＮ５及びＮ６は、
バイアス電圧発生回路を構成し、ＭＯＳＦＥＴＮ５のゲ
ートにおいて接地電位ＶＳＳよりＮチャンネルＭＯＳＦ
ＥＴのしきい値電圧の２倍つまり２Ｖｔｈ分だけ高い所
定のバイアス電圧ＶＢ２を形成して、位相補償回路を構
成するＮチャンネルＭＯＳＦＥＴＮ３のゲートに供給す
る。

【００２２】この実施例において、抵抗Ｒ１とともにロ
ーパスフィルタを構成する容量Ｃ１は、定電流源となる
ＭＯＳＦＥＴＰ１のゲートとバイアス電圧発生回路を構
成するＭＯＳＦＥＴＮ５のゲートつまりバイアス電圧供
給点ＶＢ２との間に設けられる。したがって、容量Ｃ１
の下方の電極における電位は、抵抗Ｒ２とともにもう一
つのローパスフィルタを構成する容量Ｃ２の下方の電極
における電位よりはＭＯＳＦＥＴＮ３のしきい値電圧分
だけ高いものとなる。この結果、二つのローパスフィル
タの伝達特性をさらに近づけ、電源電圧ＶＤＤ及びバイ
アス電圧ＶＢ１間の電位変動がこれらのローパスフィル
タを介して伝達されることにともなう演算増幅回路の出
力信号Ｖｏｕｔのレベル変動の差をさらに圧縮して、演
算増幅回路のＰＳＲＲ特性をさらに改善することができ
るものとなる。

【００２３】なお、図２の演算増幅回路における抵抗Ｒ
１は、図３に示されるように、バイアス電圧供給点ＶＢ
１と定電流源となるＭＯＳＦＥＴＰ１及びＰ５の共通結
合されたゲートとの間に設け、容量Ｃ１は、これらのＭ
ＯＳＦＥＴＰ１及びＰ５の共通結合されたゲートと接地
電位ＶＳＳとの間に設けることができる。この場合、電
源電圧ＶＤＤ及びバイアス電圧ＶＢ１間の電位変動にと
もなうＭＯＳＦＥＴＰ５のゲート電位の変動をＭＯＳＦ
ＥＴＰ１のゲート電位の変動に近づけ、差動増幅回路の
ＰＳＲＲ特性をさらに改善することができる。

【００２４】さらに、図３の演算増幅回路は、図４に示
されるように、電源電圧ＶＤＤとＭＯＳＦＥＴＰ１及び
Ｐ２の共通結合されたゲートとの間に設けられる容量Ｃ
５（第４の容量）と、電源電圧ＶＤＤとＭＯＳＦＥＴＰ
４との間に設けられる容量Ｃ６（第５の容量）とを含む
ことができる。この場合、容量Ｃ５及びＣ６は、平滑容
量となって、ＭＯＳＦＥＴＰ１及びＰ２ならびにＰ４の
ゲートにおけるバイアス電圧ＶＢ１の高周波ノイズを吸
収すべく作用し、これによって演算増幅回路のＰＳＲＲ
特性がさらに改善されるものとなる。

【００２５】以上の複数の実施例に示されるように、こ
の発明をＭＯＳＦＥＴを基本構成とするブートストラッ
プ型の演算増幅回路に適用することで、次のような作用
効果が得られる。すなわち、 （１）差動形態とされるＰチャンネル型の第１及び第２
のＭＯＳＦＥＴと、第１の電源電圧と上記第１及び第２
のＭＯＳＦＥＴの共通結合されたソースとの間に設けら
れるＰチャンネル型の第３のＭＯＳＦＥＴと、回路の出
力端子と第２の電源電圧との間に設けられそのゲートに
上記第２のＭＯＳＦＥＴのドレイン電位を受けるＮチャ
ンネル型の第４のＭＯＳＦＥＴと、第１の電源電圧と回
路の出力端子との間に設けられるＰチャンネル型の第５
のＭＯＳＦＥＴと、所定のバイアス電圧が供給されるバ
イアス電圧供給点と上記第５のＭＯＳＦＥＴのゲートと
の間に設けられる第２の抵抗と、上記第５のＭＯＳＦＥ
Ｔのゲートと上記第４のＭＯＳＦＥＴのゲートとの間に
設けられる第２の容量とを含むブートストラップ型の演
算増幅回路において、上記バイアス電圧供給点と上記第
３のＭＯＳＦＥＴのゲートとの間に設けられる第１の抵
抗と、上記第３のＭＯＳＦＥＴのゲートと第２の電源電
圧との間に設けられる第１の容量とを追加し、第１の抵
抗の抵抗値ならびに第１の容量の静電容量値を、第１の
電源電圧及び上記バイアス電圧間の電位変動が第１の抵
抗及び第１の容量を介して上記第３のＭＯＳＦＥＴのゲ
ートに伝達されることにともなう回路の出力信号のレベ
ル変動と、第２の抵抗及び第２の容量を介して上記第５
のＭＯＳＦＥＴのゲートに伝達されることにともなう出
力信号のレベル変動とが相殺されるべく設計すること
で、第１の電源電圧及び上記バイアス電圧間の電位変動
にともなう回路の出力信号のレベル変動を相殺し、その
絶対値を小さくすることができるという効果が得られ
る。

【００２６】（２）上記（１）項により、ブートストラ
ップ型の演算増幅回路のＰＳＲＲ特性を改善することが
できるという効果が得られる。 （３）上記（１）項及び（２）項において、回路の出力
端子と上記第４のＭＯＳＦＥＴのゲートとの間に、第３
の容量とそのゲートに第２のバイアス電圧を受けるＮチ
ャンネル型の第６のＭＯＳＦＥＴとからなる位相補償回
路を設け、第１及び第２の電源電圧間に、そのゲートに
第１のバイアス電圧を受けるＰチャンネル型の第７のＭ
ＯＳＦＥＴとそのドレイン及びゲートが共通結合される
Ｎチャンネル型の第８及び第９のＭＯＳＦＥＴとが直列
結合されてなるバイアス電圧発生回路を設け、上記第８
のＭＯＳＦＥＴのゲート電位を上記第２のバイアス電圧
として上記第６のＭＯＳＦＥＴのゲートに供給するとと
もに、上記第１の容量を、第３のＭＯＳＦＥＴのゲート
と第２のバイアス電圧供給点との間に設けることで、第
１の抵抗及び容量からなるローパスフィルタと第２の抵
抗及び容量からなるローパスフィルタの特性を近づけ、
演算増幅回路のＰＳＲＲ特性をさらに改善することがで
きるという効果が得られる。

【００２７】（４）上記（３）項において、第１の抵抗
を、第１のバイアス電圧供給点と第３及び第７のＭＯＳ
ＦＥＴの共通結合されたゲートとの間に設け、第１の容
量を、第３及び第７のＭＯＳＦＥＴの共通結合されたゲ
ートと第２の電源電圧との間に設けることで、第１の電
源電圧及び第１のバイアス電圧間の電位変動にともなう
第７のＭＯＳＦＥＴのゲート電圧の電位変動を第３のＭ
ＯＳＦＥＴのゲート電圧の電位変動に近づけ、差動増幅
回路のＰＳＲＲ特性をさらに改善することができるとい
う効果が得られる。 （５）上記（１）項〜（４）項において、第１の電源電
圧と第３のＭＯＳＦＥＴのゲートとの間に第４の容量を
設け、第１の電源電圧と第５のＭＯＳＦＥＴとの間に第
５の容量を設けることで、第３及び第５のＭＯＳＦＥＴ
のゲートにおける第１のバイアス電圧の高周波ノイズを
吸収し、演算増幅回路のＰＳＲＲ特性をさらに改善する
ことができるという効果が得られる。 （６）上記（１）項〜（５）項により、ブートストラッ
プ型の演算増幅回路を含む通信システム等の高性能化を
推進できるという効果が得られる。

【００２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１ないし図４の実施例において、抵抗Ｒ１及びＲ
２は、同一のオン抵抗値を有するＭＯＳＦＥＴに置き換
えることができるし、容量Ｃ１〜Ｃ６として、ＭＯＳＦ
ＥＴのゲート容量を用いることもできる。図４の容量Ｃ
５及びＣ６は、図１の電源電圧ＶＤＤとＭＯＳＦＥＴＰ
１及びＰ４のゲートとの間にそれぞれ設けることができ
るし、図２の電源電圧ＶＤＤとＭＯＳＦＥＴＰ１及びＰ
４のゲートとの間にそれぞれ設けることもできる。さら
に、演算増幅回路の具体的構成や電源電圧の極性及び絶
対値ならびにＭＯＳＦＥＴの導電型等は、種々の実施形
態を採りうる。

【００２９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である通信
システムの通信用集積回路に搭載されるブートストラッ
プ型の演算増幅回路に適用した場合について説明した
が、それに限定されるものではなく、少なくともブート
ストラップ型の演算増幅回路ならびにこれを含む各種の
集積回路装置に広く適用することができる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、差動形態とされるＰチャン
ネル型の第１及び第２のＭＯＳＦＥＴと、第１の電源電
圧と上記第１及び第２のＭＯＳＦＥＴの共通結合された
ソースとの間に設けられるＰチャンネル型の第３のＭＯ
ＳＦＥＴと、回路の出力端子と第２の電源電圧との間に
設けられそのゲートに上記第２のＭＯＳＦＥＴのドレイ
ン電位を受けるＮチャンネル型の第４のＭＯＳＦＥＴ
と、第１の電源電圧と回路の出力端子との間に設けられ
るＰチャンネル型の第５のＭＯＳＦＥＴと、所定のバイ
アス電圧が供給されるバイアス電圧供給点と上記第５の
ＭＯＳＦＥＴのゲートとの間に設けられる第２の抵抗
と、上記第５のＭＯＳＦＥＴのゲートと上記第４のＭＯ
ＳＦＥＴのゲートとの間に設けられる第２の容量とを含
むブートストラップ型の演算増幅回路において、上記バ
イアス電圧供給点と上記第３のＭＯＳＦＥＴのゲートと
の間に設けられる第１の抵抗と、上記第３のＭＯＳＦＥ
Ｔのゲートと第２の電源電圧との間に設けられる第１の
容量とを追加し、第１の抵抗の抵抗値ならびに第１の容
量の静電容量値を、第１の電源電圧及び上記バイアス電
圧間の電位変動が第１の抵抗及び第１の容量を介して第
３のＭＯＳＦＥＴのゲートに伝達されることにともなう
回路の出力信号のレベル変動と、第２の抵抗及び第２の
容量を介して上記第５のＭＯＳＦＥＴのゲートに伝達さ
れることにともなう回路の出力信号のレベル変動とが互
いに相殺されるべく設計することで、第１の電源電圧及
び上記バイアス電圧間の電位変動にともなう回路の出力
信号のレベル変動を相殺し、その絶対値を小さくするこ
とができる。この結果、演算増幅回路のＰＳＲＲ特性を
改善し、演算増幅回路を含む通信システム等の高性能化
を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたブートストラップ型の演
算増幅回路の第１の実施例を示す回路図である。

【図２】この発明が適用されたブートストラップ型の演
算増幅回路の第２の実施例を示す回路図である。

【図３】この発明が適用されたブートストラップ型の演
算増幅回路の第３の実施例を示す回路図である。

【図４】この発明が適用されたブートストラップ型の演
算増幅回路の第４の実施例を示す回路図である。

【図５】従来のブートストラップ型の演算増幅回路の一
例を示す回路図である。

【符号の説明】

Ｐ１〜Ｐ５・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ
６・・・ＮチャンネルＭＯＳＦＥＴ、Ｒ１〜Ｒ２・・・
抵抗、Ｃ１〜Ｃ６・・・容量。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 差動形態とされる第１導電型の第１及び
   第２のＭＯＳＦＥＴ（Ｐ２及びＰ３）と、第１の電源電
   圧（ＶＤＤ）と上記第１及び第２のＭＯＳＦＥＴの共通
   結合されたソースとの間に設けられる第１導電型の第３
   のＭＯＳＦＥＴ（Ｐ１）と、回路の出力端子（Ｖｏｕ
   ｔ）と第２の電源電圧（ＶＳＳ）との間に設けられその
   ゲートに上記第２のＭＯＳＦＥＴのドレイン電位を受け
   る第２導電型の第４のＭＯＳＦＥＴ（Ｎ４）と、第１の
   電源電圧と回路の出力端子との間に設けられる第１導電
   型の第５のＭＯＳＦＥＴ（Ｐ４）と、第１のバイアス電
   圧供給点（ＶＢ１）と上記第３のＭＯＳＦＥＴのゲート
   との間に設けられる第１の抵抗（Ｒ１）と、上記第３の
   ＭＯＳＦＥＴのゲートと第２の電源電圧との間に設けら
   れる第１の容量（Ｃ１）と、上記第１のバイアス電圧供
   給点と上記第５のＭＯＳＦＥＴのゲートとの間に設けら
   れる第２の抵抗（Ｒ２）と、上記第５のＭＯＳＦＥＴの
   ゲートと上記第４のＭＯＳＦＥＴのゲートとの間に設け
   られる第２の容量（Ｃ２）とを具備することを特徴とす
   る演算増幅回路。
2. 【請求項２】 上記第１の抵抗及び第１の容量は、第１
   の電源電圧及び第１のバイアス電圧間の電位変動がこれ
   らの抵抗及び容量を介して上記第３のＭＯＳＦＥＴのゲ
   ートに伝達されることにともなう回路の出力信号のレベ
   ル変動と、第１の電源電圧及び第１のバイアス電圧間の
   電位変動が上記第２の抵抗及び第２の容量を介して上記
   第５のＭＯＳＦＥＴのゲートに伝達されることにともな
   う出力信号のレベル変動とが相殺されるべく、それぞれ
   所定の抵抗値及び静電容量値を有するものとされること
   を特徴とする請求項１の演算増幅回路。
3. 【請求項３】 上記演算増幅回路は、そのソースが上記
   第４のＭＯＳＦＥＴのゲートに結合されそのゲートが第
   ２のバイアス電圧供給点（ＶＢ２）に結合される第２導
   電型の第６のＭＯＳＦＥＴ（Ｎ３）と、上記第６のＭＯ
   ＳＦＥＴのドレインと回路の出力端子との間に設けられ
   る第３の容量（Ｃ３）とを含む位相補償回路と、そのソ
   ースが第１の電源電圧に結合されそのゲートが上記第１
   のバイアス電圧供給点に結合される第１導電型の第７の
   ＭＯＳＦＥＴ（Ｐ５）と、そのゲート及びドレインが上
   記第７のＭＯＳＦＥＴのドレインに結合されかつ上記第
   ２のバイアス電圧供給点として上記第６のＭＯＳＦＥＴ
   のゲートに結合される第２導電型の第８のＭＯＳＦＥＴ
   （Ｎ５）と、上記第８のＭＯＳＦＥＴのソースと第２の
   電源電圧との間に設けられそのゲート及びドレインが共
   通結合される第２導電型の第９のＭＯＳＦＥＴ（Ｎ６）
   とを含むバイアス電圧発生回路とを具備するものであっ
   て、上記第１の容量は、上記第３のＭＯＳＦＥＴのゲー
   トと上記第２のバイアス電圧供給点との間に設けられる
   ものであることを特徴とする請求項１又は請求項２の演
   算増幅回路。
4. 【請求項４】 上記第３及び第７のＭＯＳＦＥＴのゲー
   トは共通結合されるものであって、上記第１の抵抗は、
   上記第１のバイアス電圧供給点と上記第３及び第７のＭ
   ＯＳＦＥＴの共通結合されたゲートとの間に設けられ、
   上記第１の容量は、上記第３及び第７のＭＯＳＦＥＴの
   共通結合されたゲートと第２の電源電圧との間に設けら
   れるものであることを特徴とする請求項１，請求項２又
   は請求項３の演算増幅回路。
5. 【請求項５】 上記演算増幅回路は、第１の電源電圧と
   上記第３及び第５のＭＯＳＦＥＴのゲートとの間にそれ
   ぞれ設けられる第４の容量（Ｃ５）及び第５の容量（Ｃ
   ６）を具備するものであることを特徴とする請求項１，
   請求項２，請求項３又は請求項４の演算増幅回路。