JPH06268498A - 光結合型半導体リレー - Google Patents
光結合型半導体リレーInfo
- Publication number
- JPH06268498A JPH06268498A JP5438293A JP5438293A JPH06268498A JP H06268498 A JPH06268498 A JP H06268498A JP 5438293 A JP5438293 A JP 5438293A JP 5438293 A JP5438293 A JP 5438293A JP H06268498 A JPH06268498 A JP H06268498A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- normally
- optically coupled
- electrostatic induction
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】光感度が良く、ｄＶ／ｄｔ耐量の大きい光結合
型半導体リレーを提供する。また、交流制御に適したゼ
ロクロス点弧機能を持たせる。 【構成】入力端子１，２に接続されたＬＥＤ３と、前記
ＬＥＤ３に光学的に結合されて電気的には絶縁されてお
り、前記ＬＥＤ３による光照射によりオン、オフされる
出力側半導体素子とを有する光結合型半導体リレーにお
いて、２個のノーマリーオフ型静電誘導サイリスタ４，
５を出力端子１０，１１の間に逆並列に接続して用い
る。また、好ましくは、前記ノーマリーオフ型静電誘導
サイリスタ４，５のゲート・カソード間にはゼロクロス
回路を形成する。
型半導体リレーを提供する。また、交流制御に適したゼ
ロクロス点弧機能を持たせる。 【構成】入力端子１，２に接続されたＬＥＤ３と、前記
ＬＥＤ３に光学的に結合されて電気的には絶縁されてお
り、前記ＬＥＤ３による光照射によりオン、オフされる
出力側半導体素子とを有する光結合型半導体リレーにお
いて、２個のノーマリーオフ型静電誘導サイリスタ４，
５を出力端子１０，１１の間に逆並列に接続して用い
る。また、好ましくは、前記ノーマリーオフ型静電誘導
サイリスタ４，５のゲート・カソード間にはゼロクロス
回路を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、光結合型半導体リレー
に関するものであり、主として交流制御用の固体リレー
として利用されるものである。
に関するものであり、主として交流制御用の固体リレー
として利用されるものである。
【０００２】
【従来の技術】図２は従来のサイリスタを用いた光結合
型半導体リレーの従来例（特開昭５９−１５１４６３号
公報参照）を示している。入力端子１，２に接続された
ＬＥＤ３から放射された光信号は、出力端子１０，１１
に逆並列接続されたサイリスタ２４，２５により受光さ
れる。入力側のＬＥＤ３より光照射されると、サイリス
タ２４，２５のＰゲート（カソード側ゲート）とＮゲー
ト（アノード側ゲート）のＰＮ接合で発生する電子−正
孔対が光励起電流となってゲート−カソード間抵抗を流
れて、バイアス電圧を生じさせる。ゲート−カソード間
電圧が０．７Ｖ近くになるとカソードＮ領域、Ｐゲート
領域、Ｎゲート領域で構成されるＮＰＮトランジスタの
ベース電流としてゲート電流が流れ、サイリスタは導通
状態になる。通常の光点弧サイリスタでは、出力端子１
０，１１に印加される電圧が高い時に光照射があってサ
イリスタがオンすると、電磁妨害を生じさせる電磁波が
発生するので、出力端子１０，１１に印加される電圧が
低い時にサイリスタがオンするように、ゼロクロス回路
が形成されている。すなわち、出力端子１０，１１に印
加される電圧は、ＭＯＳＦＥＴ２２，２３のゲート・ソ
ース間容量２０，２１とキャパシタ２６，２７により分
圧されて、それぞれＭＯＳＦＥＴ２２，２３のゲート・
ソース間に印加される。各ＭＯＳＦＥＴ２２，２３のゲ
ート・ソース間には、それぞれ保護ダイオード２８，２
９が図示された極性で接続されている。各ＭＯＳＦＥＴ
２２，２３は、それぞれ抵抗１４，１５と共にサイリス
タ２４，２５のゲート・カソード間に接続されている。
出力端子１０，１１に印加される電圧が所定値以上のと
きには、サイリスタ２４，２５はオンしない。
型半導体リレーの従来例（特開昭５９−１５１４６３号
公報参照）を示している。入力端子１，２に接続された
ＬＥＤ３から放射された光信号は、出力端子１０，１１
に逆並列接続されたサイリスタ２４，２５により受光さ
れる。入力側のＬＥＤ３より光照射されると、サイリス
タ２４，２５のＰゲート（カソード側ゲート）とＮゲー
ト（アノード側ゲート）のＰＮ接合で発生する電子−正
孔対が光励起電流となってゲート−カソード間抵抗を流
れて、バイアス電圧を生じさせる。ゲート−カソード間
電圧が０．７Ｖ近くになるとカソードＮ領域、Ｐゲート
領域、Ｎゲート領域で構成されるＮＰＮトランジスタの
ベース電流としてゲート電流が流れ、サイリスタは導通
状態になる。通常の光点弧サイリスタでは、出力端子１
０，１１に印加される電圧が高い時に光照射があってサ
イリスタがオンすると、電磁妨害を生じさせる電磁波が
発生するので、出力端子１０，１１に印加される電圧が
低い時にサイリスタがオンするように、ゼロクロス回路
が形成されている。すなわち、出力端子１０，１１に印
加される電圧は、ＭＯＳＦＥＴ２２，２３のゲート・ソ
ース間容量２０，２１とキャパシタ２６，２７により分
圧されて、それぞれＭＯＳＦＥＴ２２，２３のゲート・
ソース間に印加される。各ＭＯＳＦＥＴ２２，２３のゲ
ート・ソース間には、それぞれ保護ダイオード２８，２
９が図示された極性で接続されている。各ＭＯＳＦＥＴ
２２，２３は、それぞれ抵抗１４，１５と共にサイリス
タ２４，２５のゲート・カソード間に接続されている。
出力端子１０，１１に印加される電圧が所定値以上のと
きには、サイリスタ２４，２５はオンしない。
【０００３】
【発明が解決しようとする課題】しかしながら、通常の
ＰＮＰＮ構造のサイリスタでは、光感度はサイリスタの
等価回路のＮＰＮトランジスタの電流増幅率αとゲート
−カソード間抵抗Ｒｇｋに依存しており、これらのα又
はＲｇｋを大きくすると感度が良くなるが、出力端子に
印加される急峻な電圧変化（ｄＶ／ｄｔ）に対する誤動
作を発生するようになるという問題を招いていた。
ＰＮＰＮ構造のサイリスタでは、光感度はサイリスタの
等価回路のＮＰＮトランジスタの電流増幅率αとゲート
−カソード間抵抗Ｒｇｋに依存しており、これらのα又
はＲｇｋを大きくすると感度が良くなるが、出力端子に
印加される急峻な電圧変化（ｄＶ／ｄｔ）に対する誤動
作を発生するようになるという問題を招いていた。
【０００４】本発明は上述のような点に鑑みてなされた
ものであり、その目的とするところは、光感度が良く、
ｄＶ／ｄｔ耐量の大きい光結合型半導体リレーを提供す
ることにある。
ものであり、その目的とするところは、光感度が良く、
ｄＶ／ｄｔ耐量の大きい光結合型半導体リレーを提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、入力端子
１，２に接続されたＬＥＤ３と、前記ＬＥＤ３に光学的
に結合されて電気的には絶縁されており、前記ＬＥＤ３
による光照射によりオン、オフされる出力側半導体素子
とを有する光結合型半導体リレーにおいて、出力側半導
体素子としてノーマリーオフ型静電誘導サイリスタを用
いることを特徴とするものであり、好ましくは、２個の
ノーマリーオフ型静電誘導サイリスタ４，５を出力端子
１０，１１の間に逆並列に接続して用いるものである。
また、前記ノーマリーオフ型静電誘導サイリスタ４，５
のゲート・カソード間にはゼロクロス回路が形成される
ことが好ましく、このゼロクロス回路は、前記ノーマリ
ーオフ型静電誘導サイリスタ４，５のゲート・カソード
間に接続される抵抗１４，１５、前記ノーマリーオフ型
静電誘導サイリスタ４，５のゲート・カソード間に接続
されるエンハンスメント型絶縁ゲート型トランジスタ１
２，１３、前記絶縁ゲート型トランジスタ１２，１３の
ゲート・ソース間に接続される保護ダイオード１８，１
９、前記絶縁ゲート型トランジスタ１２，１３のゲート
と前記ノーマリーオフ型静電誘導サイリスタ４，５のア
ノード側ゲートの間に接続されるアノード電位センスダ
イオード１６，１７より構成され、前記絶縁ゲート型ト
ランジスタ１２，１３のソースは、前記ノーマリーオフ
型静電誘導サイリスタ４，５のカソードに、前記絶縁ゲ
ート型トランジスタ１２，１３のドレインは、前記ノー
マリーオフ型静電誘導サイリスタ４，５のゲートに、前
記絶縁ゲート型トランジスタ１２，１３のゲートは、前
記保護ダイオード１８，１９のアノードに、前記アノー
ド電位センスダイオード１６，１７のカソードは前記絶
縁ゲート型トランジスタ１２，１３のゲートに接続され
るものである。
の課題を解決するために、図１に示すように、入力端子
１，２に接続されたＬＥＤ３と、前記ＬＥＤ３に光学的
に結合されて電気的には絶縁されており、前記ＬＥＤ３
による光照射によりオン、オフされる出力側半導体素子
とを有する光結合型半導体リレーにおいて、出力側半導
体素子としてノーマリーオフ型静電誘導サイリスタを用
いることを特徴とするものであり、好ましくは、２個の
ノーマリーオフ型静電誘導サイリスタ４，５を出力端子
１０，１１の間に逆並列に接続して用いるものである。
また、前記ノーマリーオフ型静電誘導サイリスタ４，５
のゲート・カソード間にはゼロクロス回路が形成される
ことが好ましく、このゼロクロス回路は、前記ノーマリ
ーオフ型静電誘導サイリスタ４，５のゲート・カソード
間に接続される抵抗１４，１５、前記ノーマリーオフ型
静電誘導サイリスタ４，５のゲート・カソード間に接続
されるエンハンスメント型絶縁ゲート型トランジスタ１
２，１３、前記絶縁ゲート型トランジスタ１２，１３の
ゲート・ソース間に接続される保護ダイオード１８，１
９、前記絶縁ゲート型トランジスタ１２，１３のゲート
と前記ノーマリーオフ型静電誘導サイリスタ４，５のア
ノード側ゲートの間に接続されるアノード電位センスダ
イオード１６，１７より構成され、前記絶縁ゲート型ト
ランジスタ１２，１３のソースは、前記ノーマリーオフ
型静電誘導サイリスタ４，５のカソードに、前記絶縁ゲ
ート型トランジスタ１２，１３のドレインは、前記ノー
マリーオフ型静電誘導サイリスタ４，５のゲートに、前
記絶縁ゲート型トランジスタ１２，１３のゲートは、前
記保護ダイオード１８，１９のアノードに、前記アノー
ド電位センスダイオード１６，１７のカソードは前記絶
縁ゲート型トランジスタ１２，１３のゲートに接続され
るものである。
【０００６】
【作用】本発明では、光結合型半導体リレーの出力側半
導体素子としてノーマリーオフ型静電誘導サイリスタを
用いるため、従来のＰＮＰＮサイリスタの等価回路にお
けるＮＰＮトランジスタは、ノーマリーオフ型静電誘導
サイリスタではバイポーラモードＮチャネル静電誘導ト
ランジスタとして動作するため、通常のＮＰＮトランジ
スタよりも実効的な電流増幅率αが大きくなるととも
に、等価回路でのＮＰＮトランジスタのＰ型ベースが微
細加工されてＮ型エミッタ（サイリスタのカソード）の
周囲に配置されているため、ベース電位の変化が即座に
かつ空間的均一に及ぶので光感度を良くするとともにｄ
Ｖ／ｄｔ耐量を大きくすることができる。
導体素子としてノーマリーオフ型静電誘導サイリスタを
用いるため、従来のＰＮＰＮサイリスタの等価回路にお
けるＮＰＮトランジスタは、ノーマリーオフ型静電誘導
サイリスタではバイポーラモードＮチャネル静電誘導ト
ランジスタとして動作するため、通常のＮＰＮトランジ
スタよりも実効的な電流増幅率αが大きくなるととも
に、等価回路でのＮＰＮトランジスタのＰ型ベースが微
細加工されてＮ型エミッタ（サイリスタのカソード）の
周囲に配置されているため、ベース電位の変化が即座に
かつ空間的均一に及ぶので光感度を良くするとともにｄ
Ｖ／ｄｔ耐量を大きくすることができる。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づいてさ
らに詳細に説明する。図１は本発明の一実施例を示して
いる。特公昭５７−９２２６号公報に詳細に記載されて
いるように、静電誘導サイリスタでは、少なくとも１個
以上のベース領域を一方向に複数本配列して形成する
か、それを合成したような網目状などに配列して形成す
るか、あるいは平板状の部分にそれより低抵抗の部分を
網目状もしくは線状に設け形成するかにより、いずれの
場合も従来のＰＮＰＮサイリスタよりもベース抵抗が小
さいので、ゲート電圧を印加したときに瞬時にベース全
体の広い面積が制御でき、熱損が少ないので非常に優れ
たスイッチ特性を示し、スイッチオン、オフが瞬時に行
えるので、そのスイッチ時間は従来のものの１／１０程
度以下に短縮可能であるという特徴を有している。本発
明では上記のような優れた特徴を有する静電誘導サイリ
スタのうち、ゲート電圧がゼロの場合は電流がほとんど
流れないノーマリーオフ型を出力側素子として用いる。
らに詳細に説明する。図１は本発明の一実施例を示して
いる。特公昭５７−９２２６号公報に詳細に記載されて
いるように、静電誘導サイリスタでは、少なくとも１個
以上のベース領域を一方向に複数本配列して形成する
か、それを合成したような網目状などに配列して形成す
るか、あるいは平板状の部分にそれより低抵抗の部分を
網目状もしくは線状に設け形成するかにより、いずれの
場合も従来のＰＮＰＮサイリスタよりもベース抵抗が小
さいので、ゲート電圧を印加したときに瞬時にベース全
体の広い面積が制御でき、熱損が少ないので非常に優れ
たスイッチ特性を示し、スイッチオン、オフが瞬時に行
えるので、そのスイッチ時間は従来のものの１／１０程
度以下に短縮可能であるという特徴を有している。本発
明では上記のような優れた特徴を有する静電誘導サイリ
スタのうち、ゲート電圧がゼロの場合は電流がほとんど
流れないノーマリーオフ型を出力側素子として用いる。
【０００８】図１には静電誘導サイリスタ４，５を等価
回路で示した。静電誘導サイリスタ４，５はノーマリー
オフ型のＮチャネル静電誘導トランジスタ７，８と従来
の接合型ＰＮＰトランジスタ６，９で表される。ノーマ
リーオフ型のＮチャネル静電誘導トランジスタはゲート
電圧がゼロのとき電流はほとんど流れず、ゲートに順方
向電圧を加えたとき電流が流れてオンの状態になる。ノ
ーマリーオフ型の静電誘導トランジスタのゲート電圧を
高くすると指数関数則にしたがってドレイン電流が増大
する。ゲート電圧がおよそ０．７Ｖ近くになるとゲート
領域からの少数キャリアの注入が盛んになってゲート電
流が流れる。このような状態はバイポーラトランジスタ
の動作と同じなのでバイポーラモードと呼ばれている。
バイポーラモード静電誘導トランジスタでは、ドレイン
電圧が１０ｍＶあるいはそれ以下の電圧で指数関数則に
比べてはるかに急峻にドレイン電流が増大し、大きな電
流に達して飽和する。
回路で示した。静電誘導サイリスタ４，５はノーマリー
オフ型のＮチャネル静電誘導トランジスタ７，８と従来
の接合型ＰＮＰトランジスタ６，９で表される。ノーマ
リーオフ型のＮチャネル静電誘導トランジスタはゲート
電圧がゼロのとき電流はほとんど流れず、ゲートに順方
向電圧を加えたとき電流が流れてオンの状態になる。ノ
ーマリーオフ型の静電誘導トランジスタのゲート電圧を
高くすると指数関数則にしたがってドレイン電流が増大
する。ゲート電圧がおよそ０．７Ｖ近くになるとゲート
領域からの少数キャリアの注入が盛んになってゲート電
流が流れる。このような状態はバイポーラトランジスタ
の動作と同じなのでバイポーラモードと呼ばれている。
バイポーラモード静電誘導トランジスタでは、ドレイン
電圧が１０ｍＶあるいはそれ以下の電圧で指数関数則に
比べてはるかに急峻にドレイン電流が増大し、大きな電
流に達して飽和する。
【０００９】本発明では入力側ＬＥＤからの光照射によ
り発生した光励起電流がゲート−カソード間抵抗に流れ
てノーマリーオフ型のＮチャネル静電誘導トランジスタ
のゲート−ソース間に順方向電圧を発生させる。ゲート
−ソース間電圧がおよそ０．７Ｖ近くになるとゲート電
流が流れてバイポーラモードの動作となり、静電誘導サ
イリスタがオンする。従来の光点弧サイリスタでは、ゲ
ート−カソード間に数１０ｋΩから数１００ｋΩの抵抗
を接続して光励起電流をバイパスしてＮＰＮトランジス
タのベース電流を流さないようにして実効的な電流増幅
率αを低い値にしてサイリスタの導通を防止し、ｄＶ／
ｄｔ耐量を大きくしている。ｄＶ／ｄｔで発生する変位
電流はサイリスタのＰゲートとＮゲートで形成されるＰ
Ｎ接合容量ＣｊとｄＶ／ｄｔの積で表されるが、本発明
ではＮＰＮトランジスタの代わりにノーマリーオフ型Ｎ
チャネル静電誘導トランジスタを用いているので、ＰＮ
接合容量Ｃｊが小さくなるため、ｄＶ／ｄｔで発生する
変位電流による誤動作を抑制することができる。さらに
バイポーラモードでの動作では、実効的な電流増幅率α
が大きくできるので、光感度も大きくすることが可能で
ある。
り発生した光励起電流がゲート−カソード間抵抗に流れ
てノーマリーオフ型のＮチャネル静電誘導トランジスタ
のゲート−ソース間に順方向電圧を発生させる。ゲート
−ソース間電圧がおよそ０．７Ｖ近くになるとゲート電
流が流れてバイポーラモードの動作となり、静電誘導サ
イリスタがオンする。従来の光点弧サイリスタでは、ゲ
ート−カソード間に数１０ｋΩから数１００ｋΩの抵抗
を接続して光励起電流をバイパスしてＮＰＮトランジス
タのベース電流を流さないようにして実効的な電流増幅
率αを低い値にしてサイリスタの導通を防止し、ｄＶ／
ｄｔ耐量を大きくしている。ｄＶ／ｄｔで発生する変位
電流はサイリスタのＰゲートとＮゲートで形成されるＰ
Ｎ接合容量ＣｊとｄＶ／ｄｔの積で表されるが、本発明
ではＮＰＮトランジスタの代わりにノーマリーオフ型Ｎ
チャネル静電誘導トランジスタを用いているので、ＰＮ
接合容量Ｃｊが小さくなるため、ｄＶ／ｄｔで発生する
変位電流による誤動作を抑制することができる。さらに
バイポーラモードでの動作では、実効的な電流増幅率α
が大きくできるので、光感度も大きくすることが可能で
ある。
【００１０】
【発明の効果】請求項１記載の発明では、出力側半導体
素子として静電誘導サイリスタを用いることとしたか
ら、光感度が良く、ｄＶ／ｄｔ耐量も大きい光結合型半
導体リレーを実現することが可能となる。また、請求項
２記載の発明では、さらに交流制御を実現することが可
能となり、請求項３又は４記載の発明では、ゼロクロス
回路の付加により交流電圧のゼロクロス近傍での点弧が
可能となり、電磁妨害を低減できる。
素子として静電誘導サイリスタを用いることとしたか
ら、光感度が良く、ｄＶ／ｄｔ耐量も大きい光結合型半
導体リレーを実現することが可能となる。また、請求項
２記載の発明では、さらに交流制御を実現することが可
能となり、請求項３又は４記載の発明では、ゼロクロス
回路の付加により交流電圧のゼロクロス近傍での点弧が
可能となり、電磁妨害を低減できる。
【図１】本発明の一実施例の回路図である。
【図２】従来例の回路図である。
１，２ 入力端子 ３ ＬＥＤ ４，５ 静電誘導サイリスタ ６，９ ＰＮＰトランジスタ ７，８ Ｎチャンネル静電誘導トランジスタ １０，１１ 出力端子 １２，１３ 絶縁ゲート型トランジスタ １４，１５ ゲート・カソード間抵抗 １６，１７ アノード電位センスダイオード １８，１９ 保護ダイオード
Claims (4)
- 【請求項１】 入力端子を有するＬＥＤと、前記ＬＥ
Ｄに光学的に結合されて電気的には絶縁されており、前
記ＬＥＤによる光照射によりオン、オフされる出力側半
導体素子とを有する光結合型半導体リレーにおいて、出
力側半導体素子としてノーマリーオフ型静電誘導サイリ
スタを用いることを特徴とする光結合型半導体リレー。 - 【請求項２】 請求項１記載のリレーにおいて、前記
出力側半導体素子として２個のノーマリーオフ型静電誘
導サイリスタを逆並列に接続して用いることを特徴とす
る光結合型半導体リレー。 - 【請求項３】 請求項２記載のリレーにおいて、前記
ノーマリーオフ型静電誘導サイリスタのゲート・カソー
ド間にはゼロクロス回路が形成されることを特徴とする
光結合型半導体リレー。 - 【請求項４】 請求項３記載のリレーにおいて、前記
ゼロクロス回路は、前記ノーマリーオフ型静電誘導サイ
リスタのゲート・カソード間に接続される抵抗、前記ノ
ーマリーオフ型静電誘導サイリスタのゲート・カソード
間に接続されるエンハンスメント型絶縁ゲート型トラン
ジスタ、前記絶縁ゲート型トランジスタのゲート・ソー
ス間に接続される保護ダイオード、前記絶縁ゲート型ト
ランジスタのゲートと前記ノーマリーオフ型静電誘導サ
イリスタのアノード側ゲートの間に接続されるアノード
電位センスダイオードより構成され、前記絶縁ゲート型
トランジスタのソースは、前記ノーマリーオフ型静電誘
導サイリスタのカソードに、前記絶縁ゲート型トランジ
スタのドレインは、前記ノーマリーオフ型静電誘導サイ
リスタのゲートに、前記絶縁ゲート型トランジスタのゲ
ートは、前記保護ダイオードのアノードに、前記アノー
ド電位センスダイオードのカソードは前記絶縁ゲート型
トランジスタのゲートに接続されることを特徴とする光
結合型半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5438293A JPH06268498A (ja) | 1993-03-15 | 1993-03-15 | 光結合型半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5438293A JPH06268498A (ja) | 1993-03-15 | 1993-03-15 | 光結合型半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268498A true JPH06268498A (ja) | 1994-09-22 |
Family
ID=12969141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5438293A Pending JPH06268498A (ja) | 1993-03-15 | 1993-03-15 | 光結合型半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022382A1 (fr) * | 1997-10-24 | 1999-05-06 | Takashi Suzuki | Equipement electrique et electronique |
-
1993
- 1993-03-15 JP JP5438293A patent/JPH06268498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999022382A1 (fr) * | 1997-10-24 | 1999-05-06 | Takashi Suzuki | Equipement electrique et electronique |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4224634A (en) | Externally controlled semiconductor devices with integral thyristor and bridging FET components | |
| US4742380A (en) | Switch utilizing solid-state relay | |
| US5164802A (en) | Power vdmosfet with schottky on lightly doped drain of lateral driver fet | |
| US6549439B1 (en) | Full wave rectifier circuit using normally off JFETS | |
| US4295058A (en) | Radiant energy activated semiconductor switch | |
| US4303831A (en) | Optically triggered linear bilateral switch | |
| US4573099A (en) | CMOS Circuit overvoltage protection | |
| US4794441A (en) | Semiconductor switch circuit | |
| US4945266A (en) | Composite semiconductor device | |
| US4645957A (en) | Normally-off semiconductor device with low on resistance and circuit analogue | |
| US4506282A (en) | Normally-off semiconductor device with low on resistance and circuit analogue | |
| US4656366A (en) | Control circuitry using two branch circuits for high voltage solid-state switches | |
| EP0091119B1 (en) | Monolithic semiconductor integrated a.c. switch circuit | |
| US4250409A (en) | Control circuitry using a pull-down transistor for high voltage field terminated diode solid-state switches | |
| US6188267B1 (en) | Normally conducting dual thyristor | |
| JPH06268498A (ja) | 光結合型半導体リレー | |
| US4345163A (en) | Control circuitry for high voltage solid-state switches | |
| US4516037A (en) | Control circuitry for high voltage solid-state switches | |
| JPH07112150B2 (ja) | 光トリガースイッチング回路 | |
| JPH084122B2 (ja) | 半導体装置 | |
| CA1155187A (en) | Control circuitry using two branch circuits for high- voltage solid-state switches | |
| WO1980001346A1 (en) | High power amplifier/switch using gated diode switch | |
| JPS5915215B2 (ja) | 誘導負荷駆動用増幅回路 | |
| JPS59103425A (ja) | スイツチングデバイス | |
| JPH05191245A (ja) | 半導体リレー |