JPH0627198A - 半導体試験装置のタイミング発生器における遅延信号発生回路 - Google Patents
半導体試験装置のタイミング発生器における遅延信号発生回路Info
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- JPH0627198A JPH0627198A JP3332379A JP33237991A JPH0627198A JP H0627198 A JPH0627198 A JP H0627198A JP 3332379 A JP3332379 A JP 3332379A JP 33237991 A JP33237991 A JP 33237991A JP H0627198 A JPH0627198 A JP H0627198A
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- 230000015654 memory Effects 0.000 claims abstract description 41
- 230000001934 delay Effects 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 5
- 230000001174 ascending effect Effects 0.000 description 4
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 3
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 3
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- 230000003111 delayed effect Effects 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 多数個の相異なる遅延量を互いに独立に設
定、発生することができる簡略化された遅延信号発生回
路を提供する。 【構成】 SUBCK クロック信号によりカウント・アップ
を開始する第１のカウンタ１１を具備し、第１のカウン
タ１１によりアドレスされるデータ・メモリ１２を具備
し、第２のカウンタ１４を具備し、第２のカウンタ１４
によりアドレスされるセレクト・メモリ１５を具備し、
データ・メモリ１２の出力データとセレクト・メモリ１
５の出力データとSUBCK クロック信号の３者の一致をと
るアンド・ゲート１３を具備し、アンド・ゲート１３の
出力を第２のカウンタ１４のクロック信号入力端子に供
給するオア・ゲート１６を具備し、これにより第２のカ
ウンタ１４をカウント・アップする遅延信号発生回路を
構成した。
定、発生することができる簡略化された遅延信号発生回
路を提供する。 【構成】 SUBCK クロック信号によりカウント・アップ
を開始する第１のカウンタ１１を具備し、第１のカウン
タ１１によりアドレスされるデータ・メモリ１２を具備
し、第２のカウンタ１４を具備し、第２のカウンタ１４
によりアドレスされるセレクト・メモリ１５を具備し、
データ・メモリ１２の出力データとセレクト・メモリ１
５の出力データとSUBCK クロック信号の３者の一致をと
るアンド・ゲート１３を具備し、アンド・ゲート１３の
出力を第２のカウンタ１４のクロック信号入力端子に供
給するオア・ゲート１６を具備し、これにより第２のカ
ウンタ１４をカウント・アップする遅延信号発生回路を
構成した。
Description
【０００１】
【産業上の利用分野】この発明は、半導体試験装置のタ
イミング発生器における遅延信号発生回路に関し、特
に、多数個の相異なる遅延量を互いに独立に設定、発生
することができる簡略化された遅延信号発生回路に関す
る。
イミング発生器における遅延信号発生回路に関し、特
に、多数個の相異なる遅延量を互いに独立に設定、発生
することができる簡略化された遅延信号発生回路に関す
る。
【０００２】
【従来の技術】この発明の従来例を図１を参照して説明
する。カウンタ１はSTART 信号によりゼロにクリアさ
れ、その後に入力されるSUBCK 信号のクロック数をカウ
ント・アップするものである。データ・メモリ２は高速
動作多ビット・メモリより成り、これには所定の遅延デ
ータが遅延量の小さい順にアドレス番号の昇順に従って
書き込まれている。セレクト・メモリ３にはデータ・メ
モリ２の設定データのアドレスに対応するクロックが書
き込まれている。エクスクルーシブ・ノア・ゲートより
成る一致検出回路４はカウンタ１の出力とデータ・メモ
リ２の出力の一致を検出する回路である。一致検出回路
４の出力はすべてアンド・ゲート５の入力に接続してい
る。アンド・ゲート５の出力はデータ出力CLKに対応す
るアンド・ゲート６のすべての入力に接続している。デ
ータ出力CLK のアンド・ゲート６の入力には、更にSUBC
K 端子が接続し、CLK １、CLK ２、・・・CLK Ｎに対応
して、それぞれ、セレクト・メモリ３の対応するアドレ
ス１、２、・・・Ｎが接続している。アンド・ゲート５
が出力してアンド・ゲート６が出力されると、その度毎
にインバータ７を介してカウンタ８をカウント・アップ
する。このカウンタ８はその出力がデータ・メモリ２お
よびセレクト・メモリ３の入力に接続してこれらメモリ
をアドレスするポインタであり、次ぎに出力されるべき
CLK のゲート６をイネーブルにし、一致検出回路４から
送り出される一致検出出力に備えるものである。
する。カウンタ１はSTART 信号によりゼロにクリアさ
れ、その後に入力されるSUBCK 信号のクロック数をカウ
ント・アップするものである。データ・メモリ２は高速
動作多ビット・メモリより成り、これには所定の遅延デ
ータが遅延量の小さい順にアドレス番号の昇順に従って
書き込まれている。セレクト・メモリ３にはデータ・メ
モリ２の設定データのアドレスに対応するクロックが書
き込まれている。エクスクルーシブ・ノア・ゲートより
成る一致検出回路４はカウンタ１の出力とデータ・メモ
リ２の出力の一致を検出する回路である。一致検出回路
４の出力はすべてアンド・ゲート５の入力に接続してい
る。アンド・ゲート５の出力はデータ出力CLKに対応す
るアンド・ゲート６のすべての入力に接続している。デ
ータ出力CLK のアンド・ゲート６の入力には、更にSUBC
K 端子が接続し、CLK １、CLK ２、・・・CLK Ｎに対応
して、それぞれ、セレクト・メモリ３の対応するアドレ
ス１、２、・・・Ｎが接続している。アンド・ゲート５
が出力してアンド・ゲート６が出力されると、その度毎
にインバータ７を介してカウンタ８をカウント・アップ
する。このカウンタ８はその出力がデータ・メモリ２お
よびセレクト・メモリ３の入力に接続してこれらメモリ
をアドレスするポインタであり、次ぎに出力されるべき
CLK のゲート６をイネーブルにし、一致検出回路４から
送り出される一致検出出力に備えるものである。
【０００３】
【発明が解決しようとする課題】以上の通りの遅延信号
発生回路においては、データ・メモリ２として高速動作
多ビット・メモリ、一致検出回路を必要とするものであ
り、このことに起因して遅延信号発生回路全体のコスト
は上昇する。この発明は、上述の通りの問題を解消した
遅延信号発生回路を提供しようとするものである。
発生回路においては、データ・メモリ２として高速動作
多ビット・メモリ、一致検出回路を必要とするものであ
り、このことに起因して遅延信号発生回路全体のコスト
は上昇する。この発明は、上述の通りの問題を解消した
遅延信号発生回路を提供しようとするものである。
【０００４】
【課題を解決するための手段】START信号によりクリア
されてSUBCK クロック信号によりカウントを開始する第
１のカウンタを具備し、第１のカウンタによりアドレス
されるデータ・メモリを具備し、START 信号によりクリ
アされて自ら発生する遅延信号によりカウントを開始す
る第２のカウンタを具備し、第２のカウンタによりアド
レスされるセレクト・メモリを具備し、データ・メモリ
の出力データとセレクト・メモリの出力とSUBCK クロッ
ク信号の３者の一致をとるアンド・ゲートを具備し、ア
ンド・ゲートの出力と第２のカウンタのクロック信号入
力端子との間に接続するオア・ゲートを具備し、第２の
カウンタはオア・ゲートの出力によりカウント・アップ
されるものであるタイミング発生器における遅延信号発
生回路を構成した。
されてSUBCK クロック信号によりカウントを開始する第
１のカウンタを具備し、第１のカウンタによりアドレス
されるデータ・メモリを具備し、START 信号によりクリ
アされて自ら発生する遅延信号によりカウントを開始す
る第２のカウンタを具備し、第２のカウンタによりアド
レスされるセレクト・メモリを具備し、データ・メモリ
の出力データとセレクト・メモリの出力とSUBCK クロッ
ク信号の３者の一致をとるアンド・ゲートを具備し、ア
ンド・ゲートの出力と第２のカウンタのクロック信号入
力端子との間に接続するオア・ゲートを具備し、第２の
カウンタはオア・ゲートの出力によりカウント・アップ
されるものであるタイミング発生器における遅延信号発
生回路を構成した。
【０００５】
【実施例】この発明の実施例を図２を参照して説明す
る。１１はカウンタであり、START 信号によりゼロにク
リアされ、その後に入力されるSUBCK 信号のクロック数
をカウント・アップする。１２はデータ・メモリである
が、これは図１に示されるメモリとは異なり高速動作多
ビット・メモリである必要はなく、単にメモリの深さの
みが問題とされる簡易なメモリで事足りる。このデータ
・メモリ１２には所定の遅延データが遅延量の小さい順
にアドレス番号の昇順に従って書き込まれている。１３
はアンド・ゲートであり、その入力にはデータ・メモリ
１２の出力が接続されると共に、CLK １、CLK ２、・・
・CLKＮに対応して、それぞれ、セレクト・メモリ１５
の対応するアドレス１、２、・・・Ｎが接続しており、
更にSUBCK 端子も接続している。セレクト・メモリ１５
は、START 信号によりクリアされて自ら発生する遅延信
号によりカウントを開始すカウンタ１４によりアドレス
されて、アンド・ゲート１３をイネーブル／ディスエー
ブル制御するデータを記憶して置くものである。このデ
ータとして、Ｎ個のCLK 出力について遅延量の小さい順
（データ・メモリ１２におけるアドレスの小さい順）に
対応したクロック出力のアンド・ゲート１３に対応する
データ・ビットに順に' １' を書いて置く。遅延量が互
いに等しいCLK 出力については、それぞれのビットに'
１' を書いて置く。カウンタ１４は、アンド・ゲート１
３がCLK 出力する度毎にオア・ゲート１６を介してカウ
ント・アップされ、次ぎに出力されるべきCLK のデータ
が書き込まれているセレクト・メモリ１５の入力に接続
してこのセレクト・メモリをアドレスするポインタとし
て動作する。
る。１１はカウンタであり、START 信号によりゼロにク
リアされ、その後に入力されるSUBCK 信号のクロック数
をカウント・アップする。１２はデータ・メモリである
が、これは図１に示されるメモリとは異なり高速動作多
ビット・メモリである必要はなく、単にメモリの深さの
みが問題とされる簡易なメモリで事足りる。このデータ
・メモリ１２には所定の遅延データが遅延量の小さい順
にアドレス番号の昇順に従って書き込まれている。１３
はアンド・ゲートであり、その入力にはデータ・メモリ
１２の出力が接続されると共に、CLK １、CLK ２、・・
・CLKＮに対応して、それぞれ、セレクト・メモリ１５
の対応するアドレス１、２、・・・Ｎが接続しており、
更にSUBCK 端子も接続している。セレクト・メモリ１５
は、START 信号によりクリアされて自ら発生する遅延信
号によりカウントを開始すカウンタ１４によりアドレス
されて、アンド・ゲート１３をイネーブル／ディスエー
ブル制御するデータを記憶して置くものである。このデ
ータとして、Ｎ個のCLK 出力について遅延量の小さい順
（データ・メモリ１２におけるアドレスの小さい順）に
対応したクロック出力のアンド・ゲート１３に対応する
データ・ビットに順に' １' を書いて置く。遅延量が互
いに等しいCLK 出力については、それぞれのビットに'
１' を書いて置く。カウンタ１４は、アンド・ゲート１
３がCLK 出力する度毎にオア・ゲート１６を介してカウ
ント・アップされ、次ぎに出力されるべきCLK のデータ
が書き込まれているセレクト・メモリ１５の入力に接続
してこのセレクト・メモリをアドレスするポインタとし
て動作する。
【０００６】この発明の遅延信号発生回路の動作タイミ
ング・チャートを図３に示す。この例はSTART 時のSUBC
K クロックを０発目のSUBCK クロックと数えて、１発
目、３発目および６発目に遅延出力が発生される例であ
る。そして、CLK １出力は１発目に発生させ、CLK ２出
力およびCLK ３出力は３発目に発生させ、そしてCLK Ｎ
出力は６発目に発生させる例である。
ング・チャートを図３に示す。この例はSTART 時のSUBC
K クロックを０発目のSUBCK クロックと数えて、１発
目、３発目および６発目に遅延出力が発生される例であ
る。そして、CLK １出力は１発目に発生させ、CLK ２出
力およびCLK ３出力は３発目に発生させ、そしてCLK Ｎ
出力は６発目に発生させる例である。
【０００７】
【発明の効果】以上の通りであって、図１に示される従
来の遅延信号発生回路とは異なり、データ・メモリ２と
して高速動作多ビット・メモリは必要とはせず、単にメ
モリの深さのみが問題とされる簡易なメモリで事足り
る。そして、従来の遅延信号発生回路における一致検出
回路に相当する回路も必要とされない。結局、遅延信号
発生回路全体のコストを低減することができた。
来の遅延信号発生回路とは異なり、データ・メモリ２と
して高速動作多ビット・メモリは必要とはせず、単にメ
モリの深さのみが問題とされる簡易なメモリで事足り
る。そして、従来の遅延信号発生回路における一致検出
回路に相当する回路も必要とされない。結局、遅延信号
発生回路全体のコストを低減することができた。
【図１】遅延信号発生回路の従来例を示す図。
【図２】この発明の遅延信号発生回路を示す図。
【図３】この発明の遅延信号発生回路の動作タイミング
・チャート。
・チャート。
１１ 第１のカウンタ １２ データ・メモリ １３ アンド・ゲート １４ 第２のカウンタ １５ セレクト・メモリ １６ オア・ゲート
Claims (1)
- 【請求項１】 START 信号によりクリアされてSUBCK ク
ロック信号によりカウントを開始する第１のカウンタを
具備し、第１のカウンタによりアドレスされるデータ・
メモリを具備し、START 信号によりクリアされて自ら発
生する遅延信号によりカウントを開始する第２のカウン
タを具備し、第２のカウンタによりアドレスされるセレ
クト・メモリを具備し、データ・メモリの出力データと
セレクト・メモリの出力とSUBCK クロック信号の３者の
一致をとるアンド・ゲートを具備し、アンド・ゲートの
出力と第２のカウンタのクロック信号入力端子との間に
接続するオア・ゲートを具備し、第２のカウンタはオア
・ゲートの出力によりカウント・アップされるものであ
ることを特徴とする半導体試験装置のタイミング発生器
における遅延信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332379A JPH0627198A (ja) | 1991-12-17 | 1991-12-17 | 半導体試験装置のタイミング発生器における遅延信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332379A JPH0627198A (ja) | 1991-12-17 | 1991-12-17 | 半導体試験装置のタイミング発生器における遅延信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0627198A true JPH0627198A (ja) | 1994-02-04 |
Family
ID=18254310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332379A Pending JPH0627198A (ja) | 1991-12-17 | 1991-12-17 | 半導体試験装置のタイミング発生器における遅延信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627198A (ja) |
-
1991
- 1991-12-17 JP JP3332379A patent/JPH0627198A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000919 |