JPH058835B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野と従来技術 本発明は、ドツトイメージデータにおけるビツ
トパターン変換装置に関する。

コンピユータに接続される端末には、ドツトイ
メージデータを縦方向に処理するものや横方向に
処理するものがある。例えば、ドツトプリンタに
おいて、ラインプリンタにおいてはドツトイメー
ジデータを横方向に処理していくが、シリアルプ
リンタにおいては縦方向に処理していく。そのた
め、プリンタのハンマに出す出力は、ラインプリ
ンタであれば横方向に、シリアルプリンタであれ
ば縦方向でなければならない。しかし、ホストコ
ンピユータから送られてくるデータがラインプリ
ンタ用のデータで、使用するプリタがシリアルプ
リンタである場合やまたはその逆であるときな
ど、データの出力順を変えて端末に合致した順で
出力する必要がある。また、キヤラクタジネレー
タやCRTデイスプレイ装置等においても同様な
ことが言え、キヤラクタジネレータが縦方向にデ
ータを出し、それを横方向のデータを受けて表示
するCRTデイスプレイ装置やラインプリンタで
出力する場合には縦方向で受けたデータを横方向
に変換する必要が出てくる。

また、送られてくるデータが最上位の数字（以
下MSBという）から送られてきてプリンタ等の
端末が処理する場合は、最下位の数字（以下
LSBという）から読込み処理するような場合や
またはその逆のような場合、MSB、LSB相互の
変換を行う必要がある。

さらには、例えば印字出力を２倍に拡大したい
場合や、８ビツトで送られてきたイメージデータ
を６ビツトで処理する端で処理したいような場合
など、送られてくるビツトパターンを端末が処理
するに必要なパターンに変換してやる必要があ
る。

そこで、従来は、このような縦、横相互の変換
や、MSB、LSBの変換、２倍への拡大、８ビツ
トから６ビツトへのビツトパターン変換等はプロ
グラムによつて行なわれていたが、これら変換処
理に時間を要し、印字や表示等が遅くなるという
欠点があつた。

発明の目的 本発明の目的は、ドツトイメージデータにおけ
るビツトパターンを変換することのできるビツト
パターン変換装置を提供することにある。

さらに、本発明の目的は、入力されるドツトイ
メージデータを縦方向から横方向またはその逆の
ビツトパターンに変換することのできるビツトパ
ターン変換装置を提供することにある。

発明の構成 本発明は、１アドレスがｎビツトで構成された
アドレスをｍ個有する記憶手段と、ｎビツトのデ
ータを上記記憶手段に記憶させるための上記アド
レスを指令する書込アドレス指令手段と、上記記
憶手段からデータを読出すためにアドレスを指令
する読出アドレス指令手段と、上記読出アドレス
指令手段から出されたアドレスに対し、上記記憶
手段の各アドレスの同一ビツトを読出し、ｍビツ
トのデータとするデータ読出手段とを有し、入力
されるデータのビツトパターンを縦横変換するこ
とを特徴とするビツトパターン変換装置である。

発明の概要 本発明のビツトパターン変換装置の機能につい
て概説すると、 まず、ビツトパターンの縦横変換について、第
１図の縦横変換説明図を参照しながら説明する。

この図では、８ビツトからなるデータがｂ００
〜ｂ７７のビツトで構成するメモリに書かれると
きは、例えば、０列を選択してｂ００，ｂ０１，
ｂ０２……ｂ０７と書込まれ、各列毎にデータが
書込まれる。すなわち、第１図矢印Ａ方向にデー
タが書込まれる。そして、縦横変換を行う場合に
は、第１図矢印Ｂ方向に読出されることとなる。
すなわち、読出すときは、例えば０行を選択して
ｂ００，ｂ１０，ｂ２０，……ｂ７０を読出すこ
とによつてビツトパターンを縦横変換して読出す
ようにするものである。

また、MSBとLSBの変換については、第２図
イに示すように、データが書かれるときは、
MSBのデータｄ７をビツトｂ７に、LSBのデー
タｄ０をビツトｂ０に書込み、読出すときは第２
図ロに示すようにビツトｂ０からデータｄ７を、
ビツトｂ７からはデータｄ０を読出すようにし
て、MSBとLSBの変換を行うものである。

また、ビツトパターンを２倍に拡大するとき
は、第３図イに示すように、１ビツトに１つのデ
ータｄ０〜ｄ７をそれぞれ書込み、読出すときは
第３図ロに示すように、１つのデータを２ビツト
で読出すようにしている。このようにすることに
よつて、送られてきたデータから２倍に拡大した
文字等を印字できるようにしたものである。

さらに、８ビツトパターンで送られてきたデー
タを６ビツトパターンに変換する方式は、第４図
イに示すように、８ビツトのデータｄ０〜ｄ７及
びｄ８〜ｄ１５，ｄ１６〜ｄ２３をそれぞれ１行
に書込んだものを読出すときは、１行に６ビツト
データだけ読み、残りのビツトは「１」にセツト
するものである。すなわち、データｄ０〜ｄ５を
１行に、次の行ではｄ６〜ｄ１１を読み、第４図
ロに示すように読出すものである。

実施例 上述したような機能を行う本発明のビツトパタ
ーン変換装置の一実施例について述べる。

まず、第５図に示す本発明のビツトパターン変
換装置の使用例について述べる。

第５図において、２はホストコンピユータ側を
示し、１は端末機側を示しており、３及び１２は
それぞれ中央処理装置（以下CPUという）で、
４は端末機の制御プログラムを記憶するメモリ、
５はバツフアメモリで、ホストコンピユータ側２
から入出力インターフエース１３及び８を介して
送られてきたデータを記憶するものである。。６
は本発明のビツトパターン変換装置である。７は
キヤラクタジネレータ、９はCRT表示装置、１
０はプリンタである。なお、１１，１４はバスで
ある。

上述したような構成において、従来は、本発明
のビツトパターン変換装置を有さず、ホストコン
ピユータ側２から送られてくるデータが縦方向の
データであつた場合で、プリンタ１０がラインプ
リンタであつた時などはメモリ４に記憶された制
御プログラムによつて縦横変換を行つてプリンタ
１０に出力を出し、印字される動作を行つていた
が、本発明では、CPU３からビツトパターン変
換装置６に対してビツトパターンを書込み、読出
しすることにより、自動的にビツトパターンを第
１図に示すように変換する。CPU３はこの変換
ずみのデータをプリンタ、CRTなどに出力する
ものである。さらに、キヤラクタジネレータで出
される出力と、プリンタ１０の入力パターンが異
なる場合においても、このビツトパターン変換装
置６によつてビツトパターン変換を行うようにす
るものである。

次に、第６図に、上記ビツトパターン変換装置
６のブロツク図を示す。DEMはデコーダ手段、
LAMはデータを記憶する記憶素子を複数有し、
記憶手段を構成するラツチモジユール、ANM
１，ANM２は後述する各種ビツト変換手段を構
成するアンドモジユール、ORMはOR回路を構
成するオアモジユール、SEMはMSB／LSB変換
手段を構成するセレクトモジユール、DRはドラ
イバである。Ａ０〜Ａ３はアドレス信号、は
チツプセレクト信号、はライト信号、はア
ウトプツトイネーブル信号、はリセツト信号
を示し、それぞれの入力端子に接続されている。
また、Ｄ０〜Ｄ７はデータバスである。デコーダ
手段DEMはCPU３から出されるアドレス信号Ａ
０〜Ａ３、チツプセレクト信号、ライト信号
Ｗ、アウトプツトイネーブル信号を入力とし
て、ラツチモジユールLAMにデータバスＤ０〜
Ｄ７からのデータを該ラツチモジユールLAMに
書込むアドレスを指令するセレクトライト信号
SWT０〜SWT８や、アンドモジユールANM
１，ANM２にラツチモジユールLAMから読出
すアドレスを指令するセレクトリード信号SRD
０〜SRD７，SRD８〜SRDE及びデータバスＤ
０〜Ｄ７へデータを出力するか、該データバスＤ
０〜Ｄ７からデータを入力するかを指令するため
のデータアウトプツトイネーブル信号DOEを出
力するものである。アンドモジユールANM１は
ラツチモジユールLAMからの読出しデータ
DXnnを第１図で示すような縦横変換するための
ビツト縦横変換手段を構成するアンドモジユール
で、アンドモジユールANM２は同様に２倍拡大
や８ビツトから６ビツト変換を行うアンドモジユ
ールで、２倍拡大変換手段、ビツト数変換手段を
構成するものである。オアモジユールORMは、
アンドモジユールANM１，ANM２の出力をオ
アするもので、セルクトモジユールはMSB／
LSB変換を行うMSB／LSB変換手段を構成する
ものである。

次に、上述したデコーダ手段DEMの構成を第
７図及び第８図で説明する。

第７図において、DE１，DE２はデコーダで、
CPU３からのアドレス信号Ａ０〜Ａ３を受けて、
ラツチモジユールLAMにデータを書込む、また
は読出すためのラツチアドレス信号SEL０／
SELEを作り出す既存のデコーダである。GSA
１，GSA２は、上記アドレス信号SEL０〜SELE
を受けてセルクトライト信号SWT０〜SWT８、
セレクトリード信号SRD０〜SRDEを作るゲート
モジユールで、第８図に示すようなゲートセグメ
ントがそれぞれ８個（SA０〜SA７及びSA８〜
SAF）設けてある。Ｉはインバータ、Ｇ１〜Ｇ
３はアンドゲートで、WTはライト信号Ｗをイン
バートした信号で、すなわち書込み命令信号であ
る。そこで今、CPU３からアドレス信号「Ａ０，
Ａ１，Ａ２，Ａ３」が「０、０、０、０」である
と、デコーダDE１のラツチアドレス信号SEL０
が「０」となり、他のラツチアドレス信号SEL１
〜SELEは「１」が出力される。そうすると、ゲ
ートモジユールGSA１のゲートセグメントSA０
では、上記ラツチアドレス信号SEL０をインバー
タＩでインバートしているからセレクトリード信
号SRD０は「１」となり、他のセレクトリード
信号SRD１〜SRDEはラツチアドレス信号SEL１
〜SELEが「１」であるため「０」となり、その
出力がアントモジユールANM１，ANM２に出
され、ラツチモジユールLAMのアドレス「０」
が選択され読み出されることとなる。また書込み
命令信号WTが出力されていれば、セレクトライ
ト信号SWT０のみが「１」となり、ラツチモジ
ユールLAMのアドレス０にデータが書込まれる
こととなる。同様に、CPU３からアドレス信号
Ａ０，Ａ１，Ａ２，Ａ３が０、０、０、１であれ
ば、ラツチアドレス信号SEL８のみが「０」とな
り、セレクトリード信号SRD８、セレクトライ
ト信号SWT８（書込み命令信号WTがあるとき
のみ）のみが出力され、ラツチモジユールLAM
のアドレス８が選択されることとなる。以下同様
で、４ビツトのアドレス信号Ａ０，Ａ１，Ａ２，
Ａ３で15のラツチアドレス信号SEL０〜SELFを
出力することができるが、本実施例では、最後の
ラツチアドレス信号SEFは使用していない。ま
た、ゲートモジユールGSA２のゲートセグメン
トＳ９〜SAEからのセレクトライト信号SWT９
〜SWTEは利用されていない。

なお、チツプセレクトアウトプツトイネー
ブル信号が「０」でライト信号が「１」の
とき、データアイトプツトイネーブル信号DOE
は出力されるようになつている。

次に、ラツチモジユールLAMについて、第９
図、第１０図を参照しながら説明する。

ラツチモジユールLAMは、第１０図に示すラ
ツチLAS０〜LAS７の８つのラツチと１つのコ
ントロール用ラツチCOTからなつており（なお、
コントロール用ラツチは１ビツトのみ使用してい
る）。各ラツチLAS０〜LAS７にはデータ入力信
号DI０〜DI７が第１０図に示すように入力され
ており、各ラツチの端子Ｇにはセレクトライト信
号SWT０〜SWT７が各々入力されている。第１
０図に示す例は、ラツチLAS０の例を示してお
り、このラツチLAS０の端子Ｇにはラツチアド
レス「０」のセレクトライト信号SWT０が入力
されている。すなわち、上記デコーダ手段Ｄでラ
ツチアドレス「０」のセレクトライト信号SWT
０が出力されると、ラツチモジユールLAMのラ
ツチLAS０が選択され、該ラツチLAS０にデー
タＤ０〜Ｄ７が入力され記憶されることとなる。
同様に、上記デコーダ手段DEMからラツチアド
レス「１」のセレクトライト信号SWT１が出さ
れるとラツチLAS１に、セレクトライト信号
SWT２が出されるとラツチLAS２に各々データ
Ｄ０〜Ｄ７が記憶されることとなる。以下同様で
ある。

次に、ビツト縦横変換手段のアンドモジユール
ANM１について、第１１図、第１２図を参照し
ながら説明する。

アンドモジユールANM１は、第１２図に示す
ように、８個のナンドゲートＧ４で構成されるゲ
ート回路ANS０〜ANS７が８個で構成されてい
る（第１２図はゲート回路ANS０の例を示して
いる）。ゲート回路ANS０の各ナンドゲートＧ４
の一方の端子には読出しアドレスゼロのセレクト
リード信号SRD０が、ゲート回路ANS１の各ナ
ンドゲートＧ４の一方の端子には読出しアドレス
１のセレクトリード信号SRD１が……ゲート回
路ANS７の各ナンドゲートＧ４の一方の端子に
は読出しアドレス７のセレクトリード信号SRD
７がそれぞれ入力されている（第１１図、第１２
図参照）。

また、ゲート回路ANS０の各ナンドゲートＧ
４の他方の端子にはラツチモジユールLAMの各
ラツチLAS０〜LAS７に記憶された０ビツトの
信号、DXD００，DX１０，DX２０……DX７
０が入力されいる（なお、DXαβはラツチモジユ
ールLAMの出力でラツチα（α＝LAS０〜LAS
７）のβビツト目（β＝０〜７）の出力の意味を
する）。同様に、ゲート回路ANS１のナンドゲー
トＧ４の他方の端子には、ラツチモジユール
LAMの各ラツチLAS０〜LAS７に記憶された１
ビツト目の信号DX０１，DX１１，DX２１……
DX７１が各々入力されている。また同様に、ゲ
ート回路ANS７には７ビツト目の信号DX０７，
DX１７，DX２７…DX７７が各々入力されるよ
うになつている。そのため、セレクトリード信号
SRD０が入力されると、ラツチモジユールLAM
の各ラツチLAS０〜LAS７の０ビツトに記憶さ
れた情報がアンドモジユールANM１から出力
（DY００〜DY７０）され、セレクトリード信号
SRD１が出されれば、各ラツチの１ビツトに記
憶されたデータが出力（DY０１〜DY７１）さ
れ、以下同様である。なお、アンドモジユール
ANM１の出力信号DYαβにおいて、αは上述し
たように、何番目のラツチから読出したのか示
し、かつ、出力信号としては何ビツト目かを示
す。また、βはセレクトリード信号SRD０〜
SRD７によるアドレスを示すと共に各ラツチの
LAS０〜Ｌ７の何ビツト目かを示している。

これらの関係を第１図及び第９図〜第１２図を
参照しながら説明すると、０のセレクトライト信
号SWT０がラツチモジユールLAMに入力され
て、第１図ｂ００，ｂ０１……ｂ０７のデータが
データ入力信号DI０〜DI７としてラツチモジユ
ールLAMに入力されると、該データｂ００，ｂ
０１……ｂ０７はラツチLAS０に記憶されこと
となる。また、１のセクトライト信号SWT１を
ラツチモジユールLAMに入力し、第１図のデー
タｂ１０，〜ｂ１７をデータ入力信号DI０〜DI
７としてラツチモジユールLAMに入力されると、
該データｂ１０，ｂ１１……ｂ１７はラツチ
LAS１に記憶されることとなる。以下、同様に
して、第１図の０列のデータはラツチLAS０、
１列のデータはラツチLAS１に、２列のデータ
はラツチLAS２……７列のデータはラツチLAS
７にそれぞれ記憶されることとなる。そして、セ
レクトリード信号SRD０〜SRD７の信号により
アンドモジユールANM１で該データを読出すと
きは、０のセレクトリード信号SRD０で各ラツ
チLAS０〜LAS７の０ビツトの信号、DX００，
DX１０……DX７０、すなわち、第１図のｂ０
０，ｂ１０，ｂ３０……ｂ７０を読出すこととな
る。同様に、１のセレクトリード信号SRD１が
入力されると、第１図における１行目にビツトｂ
０１，ｂ１１，ｂ２１……ｂ７１の信号を読出す
こととなる。すなわち、セレクトライト信号
SWT０〜SWT７で８ビツトのデータＤ１０〜Ｄ
１７を第１図の０〜７の各列毎にラツチモジユー
ルLAMを書込んでいくが、読出すときは、第１
図の各行毎にデータを読出すこととなる。その結
果、アンドモジユールANM１から出される出力
信号DY００〜DY７０，DY０１〜DY７１……
DY０７〜DY７７は、発明の概説で述べた縦横
変換したデータとなつている。

次に、アンドモジユールANM２について説明
する。

アンドモジユールANM２の構成は、第１３図
に示すようになつている。ラツチモジユール
LAMのラツチLAS０の０ビツトから７ビツトま
での出力DX００〜DX０７がナンドゲートＧ５
−０〜Ｇ５−７の各々の一方の端子へ入力され、
各ナンドゲートＧ５−０〜Ｇ５−７の他方の端子
には８のセレクトリード信号SRD８が入力され
ている。すなわち、８のセレクトリード信号
SRD８が入力されると、ラツチモジユールLAM
のラツチLAS０の０から７ビツト目に記憶され
たデータがDY０８〜DY７８として出力される。
すなわち、この場合は何等ビツト変換されず、出
力されるととなる。

次に、ナンドゲートＧ６−０〜Ｇ６−７の一方
の端子には９のセレクトリード信号SRD９、ナ
ンドゲートＧ７−０〜Ｇ７−７の一方の端子には
Ａのセレクトリード信号SRDAが入力され、該ナ
ンドゲートＧ６−０〜Ｇ６−７，Ｇ７−０〜Ｇ７
−７の他方の入力端子には、ラツチモジユール
LAMのラツチLAS０の０〜７のビツト出力DX
００〜DX０７が入力されているが、この場合、
０ビツト目の出力DX００はナンドゲートＧ６−
０，Ｇ６−１に、１ビツト目の出力DX０１はナ
ンドゲートＧ６−２，Ｇ６−３に、同様に、７ビ
ツト目の出力Ｄ０７の出力はナンドゲートＧ７−
６，Ｇ７−７に入力されている。そのため、ラツ
チLAS０の各ビツトDX００〜DX０７に記憶さ
れたデータを第３図イのように、ｄ０，ｄ１，ｄ
２……ｄ７とすると、ナンドゲートＧ６−０〜Ｇ
６−７，Ｇ７−０〜Ｇ７−７の出力DY０９〜
DY０９，DY０Ａ〜DY７Ａは第３図ロで示すよ
うに、ｄ０，ｄ０，ｄ１，ｄ１，ｄ２，ｄ２……
ｄ７，ｄ７となり、２倍に拡大されたこととな
る。

また、ナンドゲートＧ８−０〜Ｇ８−７の一方
の端子には、Ｂのセレクトリード信号SRDBが入
力され、ナンドケードＧ８−０〜Ｇ８−５の他方
の端子には、ラツチLSA０の出力DX００〜DX
０５が各々入力され、ナンドケードＧ８−６，Ｇ
８−７の他方の端子には「１」の信号が入力され
ている。ナンドゲートＧ９−０〜Ｇ９−７の一方
の端子にはＣのセレクトリード信号SRDC、他方
の端子にはラツチモジユールLAMの出力DX０
６，DX０７，DX１０，DX１１，DX１２，DX
１３が各々ナンドゲートＧ９−０〜Ｇ９−５に入
力され、ナンドケードＧ９−６，Ｇ９−７には
「１」の信号が入力されている。以下、同様に、
ナンドゲートＧ１０−０〜Ｇ１０−７には一方の
端子にＤのセレクトリード信号SRDDと他方の端
子にラツチモジユールLAMの出力DX１４〜DX
１７，DX２０，DX２１と「１」の信号が、ナ
ンドゲートＧ１１−０〜Ｇ１１−７には一方の端
子にＥのセレクトリード信号SRDEと他方の端子
にラツチモジユールLAMの出力DX２３〜DX２
７と「１」の信号が入力されている。

そのため、今、ラツチLAS０の０ビツトから
７ビツト目に第４図イで示すように、データｄ０
〜ｄ７が記憶され、ラツチLAS１にｄ８〜ｄ１
５が、LAS２にｄ１６〜ｄ２３が記憶されてい
て、セレクタリード信号SRDB、SRDC、
SRDD、SRDEが出力されると、アンドモジユー
ルANM２の出力DY０Ｂ〜DY７Ｂには、第４図
ロで示すようなｄ０，ｄ１，ｄ２，ｄ３，ｄ４，
ｄ５，１、１の出力が出され、同様に、DY０Ｃ
〜DY７Ｃにはｄ６〜ｄ１１及び１、１が出力さ
れ、以下同様に、出力DY０Ｂ〜DY０Ｅによつ
て第４図ロで示すような出力を出すこととなる。
これによつて、８ビツトから６ビツトへの変換を
行うものである。

次に、オアモジユールORMについて説明す
る。

第１４図にオアモジユールイORMの構成を示
しているが、オアモジユールORMは、第１５図
に示すようなオア回路OR０〜OR７の８個で構
成されており、オア回路OR０には各アドレス０
〜Ｅで指示されたときの０ビツト目のデータを出
力（DZ０）し、オア回路OR１は各アドレス０〜
Ｅで指示された１ビツト目のデータを出力DZ１）
し、以下同様に、オア回路OR７は各アドレス０
〜Ｅで指定された７ビツト目のデータを出力
（DZ７）するようになつている。

次に、セレクトモジユールSEMについて説明
する。

第１６図にセレクトモジユールの構成を示す
が、Ｇ１２−０〜Ｇ１２−１５はナンド回路、Ｇ
１３−０〜Ｇ１３−７はノア回路、Ｉはインバー
タである。ナンド回路Ｇ１２−０，Ｇ１２−２，
Ｇ１２−４，Ｇ１２−６，Ｇ１２−８，Ｇ１２−
１０，Ｇ１２−１２，Ｇ１２−１４には、ラツチ
モジユールLAMのコントロール用ラツチCOTか
らの出力DX８０をインバート（Ｉ）した出力を
入力している。

そして、これらのナンドゲートの他方の端子に
はオアモジユールORMの出力DZ０〜DZ７がそ
れぞれ入力されている。すなわち、ナンド回路Ｇ
１２−０には０ビツト目の出力である出力DZ０
が、同Ｇ１２−２には同DZ１、同様にＧ１２−
４にはDZ２、Ｇ１２−６にはDZ３……Ｇ１２−
１４は７ビツト目の出力であるDZ７が入力され
ている。一方、ナンド回路Ｇ１２−１，Ｇ１２−
３，Ｇ１２−５，Ｇ１２−７，Ｇ１２−９，Ｇ１
２−１１，Ｇ１２−１３，Ｇ１２−１５の一方の
端子にはラツチモジユールLAMのコントロール
用ラツチCOTの出力DX８０が入力され、他方の
端子には先とは逆方向に、ナンド回路Ｇ１２−１
にはオアモジユールの出力の７ビツト目の出力
DZ７が、Ｇ１２−３には６ビツト目の出力DZ６
が……Ｇ１２−１５には０ビツト目の出力DZ０
がそれぞれ入力されている。そして、ナンド回路
Ｇ１２−０，Ｇ１２−１の出力はノア回路Ｇ１３
−０に、ナンド回路Ｇ１２−２，Ｇ１２−３の出
力はノア回路Ｇ１３−１に、同様にＧ１２−４，
Ｇ１２−５の出力はノア回路Ｇ１３−２の入力へ
……アンバ回路Ｇ１２−１４，Ｇ１２−１５の出
力はノア回路Ｇ１３−７へ入力されている。その
結果、コントロール用ラツチCOTからの出力回
路DX８０が「０」である場合には、上記ノア回
路の出力、すなわち、セレクトモジユールSEM
の出力Ｄ００〜Ｄ０７は、オアモジユールORM
の出力DZ０〜DZ７がされぞれ出力されることと
なるが、コントロール用ラツチCOTからの出力
DX８０が「１」の場合には、セレクトモジユー
ルSEMの出力Ｄ００からはオアモジユールORM
の出力DZ７が出力され、Ｄ０１からは同DZ６，
DO２からは同DZ５……同Ｄ０７からは同DZ０
の出力が出されることとなる。すなわち、第２図
に示す例で説明すると、オアモジユールDZ０〜
DZ７に、第２図イで示すようなｄ０〜ｄ７のデ
ータが出力されていたとする。そこで、コントロ
ール用ラツチCOTの出力DX８０が「０」であれ
ば、この出力データｄ０〜ｄ７は、このままのパ
ターンでセレクトモジユールSEMの出力Ｄ００
〜Ｄ０７に出力されるが、コントロール用ラツチ
COTの出力DX８０が１であると、MSB／LSB
が変換されて、セレクトモジユールSEMの出力
Ｄ００〜Ｄ０７には第２図ロで示すビツトパター
ンが出力されることとなる。

なお、該セレクトモジユールSEMの出力Ｄ０
０〜Ｄ０７は、第６図に示すように、ドライバ
DRに各々入力されるが、該ドライバDRは、デ
コーダ手段DEMからのデータアウトプツトイネ
ーブル信号DOMが入力されたとき動作し、該セ
レクトモジユールSEMの出力Ｄ００〜Ｄ０７を
ビツトパターン変換装置６の出力として出力す
る。

次に、本実施例の全体の動作について述べる。

まず、CPU３からチツプセレクト信号CS、ラ
イト信号Ｗが出され、及びアドレス信号Ａ０〜Ａ
３により、例えば０のアドレスが選択されたとす
る。そうすると、第６図及びその説明で述べたよ
うに、デコーダDEMからのラツチアドレス信号
SL０のみが０となり、他のラツチアドレス信号
SEL１〜SELEは「１」となる。そのため、ゲー
トモジユールGSA１のゲートセグメントSA０か
らセレクトリード信号SRD０、セレクトライト
信号SWT０が出力されるととなる。セレクトラ
イ信号SWT０が出力されると、第１０図及び第
９図に示すように、ラツチモジユールLAMのラ
ツチLAS０が選択され、該ラツチLAS０にデー
タバスからのデータDI０〜DI７が書込まれる。
以下同様に、アドレス信号Ａ０〜Ａ３によつて指
定されるアドレス０〜７によつてラツチモジユー
ルのラツチLAS０〜LAS７にデータが書込まれ
ることとなる。また、セレクトリード信号SRD
０が出力されると、該出力はアンドモジユール
ANM１に入力され、ゲート回路ANS０が選択
され、前述したように、ラツチモジユールLAM
の各ラツチLAS０〜LAS７に記憶されている０
ビツト目のデータDX００〜DX７０を読出すこ
ととなる。同様に、アドレス信号Ａ０〜Ａ３で指
定されるアドレス０〜７によつて、ラツチモジユ
ールLAMの各ラツチLAS０〜LAS７の０ビツト
目〜７ビツト目がDY００〜DY７０，……DY０
７〜DY７７として出力される（例えばDY０７
はラツチ０の７ビツト目を意味する）。すなわち、
アドレス０〜７を指定すると、第１図で示すよう
に、各データは縦横変換してアンドモジユール
ANM１から出力され、そして、その出力DY０
０〜DY７７はオアモジユールORMにより、各
ラツチの各０ビツト目の出力、１ビツト目の出力
……７ビツト目の出力をオア回路OR０〜OR７
にそれぞれ入力して、該オアモジユールORMか
らそれぞれ出力DZ０〜DZ７を出力することとな
る。

上述した例で示すと、アドレス０が選択され、
セレクトリードSRD０が出され、アンドモジユ
ールANM１からラツチモジユールLAMの各ラ
ツチLAS０〜LAS７の０ビツト目のデータが出
力されると、ラツチLAS０の０ビツト目のデー
タはオアモジユールORMの出力DZ０として出力
され、ラツチLAS１の０ビツト目のデータは同
様にDZ１の出力として、ラツチLAS７の０ビツ
ト目の出力はDZ７の出力として出力され、セレ
クトモジユールSEMに入力されるが、ここで、
上述したように、MSB／LSBの変換指令の信号
であるコントロール用ラツチCOTの出力DX８０
が「０」であるならば、MSB／LSB変換されず
に、そのまま縦横変換したビツトパターンデータ
が、このビツトパターン変換装置６から出力され
ることとなる。また、上記コントロール用ラツチ
COTの出力DX８０が「１」なら、前述したよう
に、MSB／LSB変換されて出力されるから、こ
のビツトパターン変換装置６からの出力は縦横変
換され、かつ、MSB／LSB変換されたデータが
出力されることとなる。

以上の説明は、アドレス信号Ａ０〜Ａ３で「０
〜７」までのアドレスを選択した例であるが、次
に、アドレス「８」を選択した場合について説明
する、アドレス８が選択されると、デコーダ手段
DEMからはセレクトライト信号SWT８（書込み
命令信号Ｗがあるとき）、セレクトリード信号
SRD８が出され、セレクトライト信号SWT８が
ラツチモジユールLAMに入力されると、第９図
に示すように、コントロール用ラツチCOTが選
択され、該コトロール用ラツチCOTにデータ入
力信号DI０〜DI７からのデータを書込むが、こ
の場合、０ビツト目の情報だけをMSB／LSB変
換の制御信号として利用しているため、MSB／
LSB変換する場合にはデータ入力信号DI０〜DI
７の０ビツト目の信号DI０を１にし、変換を行
わないときは０にして、このデータを書込むよう
にする。

またセレクトリード信号SRD８はアンドモジ
ユールANM２に入力され、第１３図に示すよう
に、ラツチモジユールのラツチLAS０の出力DX
００〜DX０７がそのまま選択され、DY０８〜
DY７８として出力され、オアモジユールORM
を介してセレクトモジユールSEMに入力され、
上記コントロール用ラツチCOTからの信号DX８
０が１であれば、上述したように、MSB／LSB
変換されて出力される。すなわち、アドレス
「８」を選択すると、第２図に示すように、単に
MSB／LSB変換だけを行うことを可能にしてい
るものである。

また、アドレス９、10が選択されると、セレク
トリード信号SRD９，SRDAがデコーダモジユ
ールDEMからアンドモジユールANM２に入力
され、該アンドモジユールANM２は、第１３図
に示すように、ラツチモジユールのラツチLAS
０の出力DX００〜DX０７を前述したように２
倍に拡大して、DY０９〜DY７９及びDY０Ａ〜
DY７Ａとして出力する、この出力もオアモジユ
ールORM、セレクトモジユールSEMを介して出
力され（セレクトモジユールでMSB／LSB変換
を行わなければ）、第３図ロに示すように、２倍
に拡大した出力Ｄ００〜Ｄ０７を本ビツトパター
ン変換装置６は出力することとなる。

次に、アドレス11、12、13、14を選択すると、
セレクトリード信号SRDB，SRDC，SRDD，
SRDEがデコーダ手段DEMからアンドモジユー
ルANM２に入力され、第１３図及びその説明で
述べたように、ラツチモジユールLAMのラツチ
LAS０，LAS１，LAS２の８ビツトの出力DX０
０〜DX０７，DX１０〜DX１７，DX２０〜DX
２７を第４図ロに示すような６ビツトの出力DY
０Ｂ〜DY７Ｂ，DY０Ｃ〜DY７Ｃ，DY０Ｄ〜
DY７Ｄ，DY０Ｅ〜DY７Ｅとして出力する。こ
の出力も同様に、オアモジユールORM、セレク
トモジユールSEMを介して出力される。これに
より、８ビツトから６ビツトにビツトパターン変
換されたデータを得ることができる。このように
して得られたビツトパターン変換されデータは、
変換されたビツトパターンに合致するプンリタや
CRTデイスプレイに入力されることとなる。

発明の効果 本発明は、縦方向に送られてきたデータのビツ
トパターンを横方向のビツトパターンに自動的に
変換するようにしたから、シリアルドツトプリン
タ用のデータでラインプリンタを自動的に駆動す
ることができ、従来のように、プログラムによつ
てビツトパターンを変換しないから、その変換に
時間を要さず、処理速度を向上できるものであ
る。

また、MSB／LSB変換、２倍拡大、８ビツト
から６ビツト変換も自動的に行えるようにしたか
ら、必要とするデータのビツトパターンを自動的
に得ることができ、従来と比較して処理スピード
を向上させることができるものである。

【図面の簡単な説明】

第１図は、本発明のビツトパターンの縦横変換
を説明する図、第２図は、同MSB／LSB変換を
説明する図、第３図は、同２倍拡大への変換を説
明する図、第４図は、同８ビツトから６ビツトへ
のビツトパターンを変換する図、第５図は、本発
明のビツトパターン変換装置の使用例、第６図
は、デコーダ手段のブロツク図、第７図は、デコ
ーダ手段の構成を示す図、第８図は、ゲートセグ
メントの構成図、第９図は、ラツチモジユールの
構成図、第１０図は、ラツチの構成図、第１１図
は、アンドモジユールANM１の構成図、第１２
図は、ゲート回路の構成図、第１３図は、アンド
モジユールANM２の構成図、第１４図は、オア
モジユールの構成図、第１５図は、オア回路の構
成図、第１６図は、セレクトモジユールの構成図
である。 DEM……デコーダ手段、LAM……ラツチモジ
ユール、ANM１，ANM２……アンドモジユー
ル、ORM……オアモジユール、SEM……セレク
トモジユール、DE１，DE２……デコーダ、
GSA１，GSA２……ゲートモジユール、SA０〜
SAF……ゲートセグメント、LAS０〜LAS７…
…ラツチ、COT……コントロールセグメント、
ANS０〜ANS７……ゲート回路、OR０〜OR７
……オア回路。

Claims (1)

1. 【特許請求の範囲】 １ ｍ個のデータ入力端子と、データ書込み信号
   が供給されるデータ書込み端子とを有し、前記デ
   ータ書込み信号に応じて前記ｍ個の入力端子に与
   えられたデータを互いに独立的に書込みおよび読
   出し自在に記憶するためのｍ個の記憶要素を備え
   る記憶手段をｎ個LAS０〜LAS７有するデータ
   ラツチ手段LAMで構成されたｍ行ｎ列のマトリ
   ツクス記憶回路と、 ｎ個の論理積回路を有し、該ｎ個の各論理積回
   路の一方の入力端子が前記マトリツクス記憶回路
   の対応する１つの行をなすｎ個の記憶要素にそれ
   ぞれ接続され、他方の入力端子には独立のデータ
   読出し端子に共通に接続されたゲート要素群
   ANS０〜ANS７を、前記マトリツクス記憶回路
   のｍ行に対応してｍ個備え、各ゲート要素群のデ
   ータ読出し端子には独立のデータ読出し信号
   SRD０〜SRD７が入力される第１のデータ読出
   し手段ANM１と、 複数個のゲート要素群を備え、各ゲート要素群
   は、ｍ個の論理積回路を有し、前記ｍ個の各論理
   積回路は一方の入力端子が前記マトリツクス記憶
   回路の中の所定の記憶要素群の所定の記憶要素に
   それぞれ接続され、他方の入力端子はゲート要素
   群毎に共通に接続され、各群用の各々独立のデー
   タ読出し端子とされて各群毎に独立のデータ読出
   し信号SRD８〜SRDEが入力される第２データ読
   出し手段ANM２と、 前記第１データ読出し手段ANM１及び第２デ
   ータ読出し手段ANM２の対応する各要素を論理
   和するｍ個の論理和ゲートOR０〜OR７からな
   る論理和手段ORMと、 前記ｍ個の論理和ゲートにそれぞれ順方向に接
   続された１つの入力端と、前記ｍ個の論理和ゲー
   トにそれぞれ逆方向に接続された１つの入力端
   と、順方向逆方向選択端を備えるｍ個の選択ゲー
   トからなるMSB／LSB変換回路と、 中央処理装置からの指令に基づいて前記データ
   ラツチ手段のデータ書込み端子にデータ書込み信
   号SWT０〜SWT８を送出し、前記第１データ読
   出し手段ANM１及び第２データ読出し手段
   ANM２のデータ読出し端子にデータ読出し信号
   SRD０〜SRDEを送出し、かつ、前記MSB／
   LSB変換回路の順方向逆方向選択端に選択信号
   を出力するデコーダ手段と、 を備えたビツトパターン変換装置。 ２ 前記第２データ読出し手段は、無変換用の１
   つゲート要素群を有し、該ゲート要素群はｍ個の
   論理積回路Ｇ５−０〜Ｇ５−７を備え、各論理積
   回路の一方の入力端子は前記データラツチ手段の
   所定の１つの列におけるそれぞれの記憶要素の出
   力側に接続され、各論理積回路の他方の入力端子
   には前記デコーダ手段からの無変換用データ読出
   し信号SRD８が入力され、該無変換用データ読
   出し信号に応答して前記データラツチ手段に書込
   まれた記憶データDX００〜DX０７をその配列
   順序を維持したまま読出す請求項１記載のビツト
   パターン変換装置。 ３ 前記第２のデータ読出し手段は、拡大変換用
   の第１，第２の２つのゲート要素群を有し、該第
   １，第２のゲート要素群はそれぞれｍ個の論理積
   回路で構成され、第１のゲート要素群のｍ個の論
   理積回路Ｇ６−０〜Ｇ６−７は、一方の入力が２
   つづつ接続されてｍ／２対の入力端を作り、該
   ｍ／２対の入力端には前記データラツチ手段の所
   定の１つの列における第１行から第ｍ／２行まで
   の記憶要素DX００〜DX０３に接続され、他方
   の入力には共通に接続されて前記デコーダ手段か
   らの第１ゲート要素群用のデータ読出し信号
   SRD９を受信するよう接続され、前記第２ゲー
   ト要素群のｍ個の論理積回路Ｇ７−０〜Ｇ７−７
   は、一方の入力が２つづつ接続されてｍ／２対の
   入力端を作り、該ｍ／２対の入力端には前記デー
   タラツチ手段の所定の１つの列における第（ｍ／
   ２＋１）行から第ｍ行までの記憶要素DX０４〜
   DX０７に接続され、他方の入力には共通に接続
   されて前記デコーダ手段からの第２ゲート要素群
   用のデータ読出し信号SRDAを受信するよう接続
   され、前記データラツチ手段に書込まれた１ビツ
   ト情報DX００〜DX０７を各ビツトの内容が該
   ビツト情報と同一である２ビツト情報DY０９〜
   DY７Ａに変換して出力する請求項１記載のビツ
   トパターン変換装置。 ４ 前記第２データ読出し手段は８ビツトから６
   ビツトへの変換用の４個のゲート要素群を有し、
   該ゲート要素群は各々８個の論理積回路を備え、
   該８個の論理積回路はそれぞれ６個と２個のグル
   ープに分けられ、 前記４個のゲート要素群の前記各６個の論理積
   回路Ｇ８−０〜Ｇ８−５，Ｇ９−０〜Ｇ９−５，
   Ｇ１０−０〜Ｇ１０−５，Ｇ１１−０〜Ｇ１１−
   ５の一方の入力は前記データラツチ手段の任意の
   連続する３つの列の記憶要素の出力DX００〜
   DX０７，DX１０〜DX１７，DX２０〜DX２７
   に順次接続され、 前記４個のゲート要素群の前記残り２個の論理
   積回路Ｇ８−６，Ｇ８−７，Ｇ９−６，Ｇ９−
   ７，Ｇ１０−６，Ｇ１０−７，Ｇ１１−６，Ｇ１
   １−７の一方の入力は論理値１に接続され、 前記４個のゲート要素群の他方の入力は群毎に
   共通に接続され、前記デコーダ手段から出力され
   る８ビツトから６ビツト変換用のデータ読出し信
   号SRDB，SRDC，SRDD，SRDEが入力され、
   データラツチ手段に書込まれた８ビツト情報から
   ２ビツトの論理値１により分離された６ビツト情
   報を得るようにした請求項１記載のビツトパター
   ン変換装置。 ５ 前記MSB／LSB変換回路のｍ個の選択ゲー
   ト手段はｍ対の論理積ゲートＧ１２−０とＧ１２
   −１〜Ｇ１２−１４とＧ１２−１５と該論理積ゲ
   ートの両方の出力を入力するｍ個の論理和ゲート
   Ｇ１３−０〜Ｇ１３−７とを有し、 前記ｍ対の論理積ゲートの各対の一方の論理積
   ゲートの一方の入力端には前記論理和手段ORM
   のｍ個の論理和ゲートOR０〜OR７の出力端を
   順次接続しＤ Ｚ０〜DZ７、 前記ｍ対の論理積ゲートの各対の他方の論理積
   ゲートの一方の入力端には前記論理和手段ORM
   のｍ個の論理和ゲートOR０〜OR７の出力端を
   逆の配列になるように順次接続しDZ７〜DZ０、 前記ｍ対の論理積ゲートの各対の一方の論理積
   ゲートの他方の入力端には前記デコーダ手段から
   の選択信号出力端をインバータを介して接続し、 前記ｍ対の論理積ゲートの各対の他方の論理積
   ゲートの他方の入力端には前記デコーダ手段から
   の選択信号出力端が接続されている請求項１記載
   のビツトパターン変換装置。