JPH0685675A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH0685675A JPH0685675A JP23078392A JP23078392A JPH0685675A JP H0685675 A JPH0685675 A JP H0685675A JP 23078392 A JP23078392 A JP 23078392A JP 23078392 A JP23078392 A JP 23078392A JP H0685675 A JPH0685675 A JP H0685675A
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- Japan
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- converter
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- Pending
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Abstract
(57)【要約】
【目的】 必要な部分のみに高分解能のＡ／Ｄ変換を行
う。 【構成】 Ａ／Ｄ変換器において、８ビット分解能とな
る抵抗列Ｒ１〜Ｒ１９２、１０ビット分解能となる抵抗
列Ｒ１９３〜Ｒ４４７が直列に配置され、１０ビット分
解能となる抵抗列の抵抗値は８ビット分解能となる抵抗
列の抵抗値の値の１／４倍に設定され、ディジタル出力
が１０ビットになる。 【効果】 Ａ／Ｄ変換器全体を高分解能にするよりも、
コストダウン、チップ面積の縮小、低消費電力化がはか
れる。
う。 【構成】 Ａ／Ｄ変換器において、８ビット分解能とな
る抵抗列Ｒ１〜Ｒ１９２、１０ビット分解能となる抵抗
列Ｒ１９３〜Ｒ４４７が直列に配置され、１０ビット分
解能となる抵抗列の抵抗値は８ビット分解能となる抵抗
列の抵抗値の値の１／４倍に設定され、ディジタル出力
が１０ビットになる。 【効果】 Ａ／Ｄ変換器全体を高分解能にするよりも、
コストダウン、チップ面積の縮小、低消費電力化がはか
れる。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、主
に非線形特性をＡ／Ｄ変換するときに利用されるもので
ある。
に非線形特性をＡ／Ｄ変換するときに利用されるもので
ある。
【０００２】
【従来の技術】従来技術の８ビットのＡ／Ｄ変換器の構
成を図５に示す。この回路では、基準電圧発生のための
抵抗値の等しいＲｒ１〜Ｒｒ２５６が直列に配置され、
前記各基準電圧値とアナログ入力電圧Ｖｉｎとを比較す
るためのコンパレ−タＣｃ１〜Ｃｃ２５５が配置され、
これらのコンパレ−タの出力がエンコ−ダ１１に入力さ
れ、８ビットのディジタルデ−タ１２が出力される構成
となっている。従来の８ビットのＡ／Ｄ変換器では分解
能が均一なため、線形特性については問題なかったが、
一方、ＣＣＤのアナログ出力をＡ／Ｄ変換するように、
非線形特性を取り扱う場合には、各基準電圧を発生する
抵抗列の各抵抗値が等しいため一定の間隔で量子化され
るので、分解能が充分である部分と不充分な部分が発生
し、ＣＣＤのアナログ出力のＡ／Ｄ変換を充分な分解能
で行えなかった。
成を図５に示す。この回路では、基準電圧発生のための
抵抗値の等しいＲｒ１〜Ｒｒ２５６が直列に配置され、
前記各基準電圧値とアナログ入力電圧Ｖｉｎとを比較す
るためのコンパレ−タＣｃ１〜Ｃｃ２５５が配置され、
これらのコンパレ−タの出力がエンコ−ダ１１に入力さ
れ、８ビットのディジタルデ−タ１２が出力される構成
となっている。従来の８ビットのＡ／Ｄ変換器では分解
能が均一なため、線形特性については問題なかったが、
一方、ＣＣＤのアナログ出力をＡ／Ｄ変換するように、
非線形特性を取り扱う場合には、各基準電圧を発生する
抵抗列の各抵抗値が等しいため一定の間隔で量子化され
るので、分解能が充分である部分と不充分な部分が発生
し、ＣＣＤのアナログ出力のＡ／Ｄ変換を充分な分解能
で行えなかった。
【０００３】これまで、非線形特性を取り扱う場合に
は、Ａ／Ｄ変換器の分解能をあげる方法があった。例え
ば、８ビットの分解能をもつＡ／Ｄ変換器を、１０ビッ
トの分解能をもつＡ／Ｄ変換器にかえるような場合であ
る。８ビットの分解能をもつＡ／Ｄ変換器を１０ビット
の分解能をもつＡ／Ｄ変換器にした場合、８ビットＡ／
Ｄ変換器の場合は２５５個のコンパレ−タが必要である
が、１０ビットＡ／Ｄ変換器の場合は１０２３個のコン
パレ−タが必要になり、当然、８ビットと比較して１０
ビットの方が、消費電力、チップ面積の点で不利であ
り、あるいは、回路規模が大きくなったり、回路構成が
複雑になったりした。
は、Ａ／Ｄ変換器の分解能をあげる方法があった。例え
ば、８ビットの分解能をもつＡ／Ｄ変換器を、１０ビッ
トの分解能をもつＡ／Ｄ変換器にかえるような場合であ
る。８ビットの分解能をもつＡ／Ｄ変換器を１０ビット
の分解能をもつＡ／Ｄ変換器にした場合、８ビットＡ／
Ｄ変換器の場合は２５５個のコンパレ−タが必要である
が、１０ビットＡ／Ｄ変換器の場合は１０２３個のコン
パレ−タが必要になり、当然、８ビットと比較して１０
ビットの方が、消費電力、チップ面積の点で不利であ
り、あるいは、回路規模が大きくなったり、回路構成が
複雑になったりした。
【０００４】また、非線形特性を取り扱う場合には、各
分圧抵抗の値を非線形特性にあわせて、異なる抵抗値に
設定する方法があった。この場合には、８ビットのＡ／
Ｄ変換器では２５５個のコンパレ−タが必要で、非線形
特性にあわせて異なった抵抗値をもつ抵抗を直列に配置
する必要があり、やはり、回路構成が複雑になったりし
た。
分圧抵抗の値を非線形特性にあわせて、異なる抵抗値に
設定する方法があった。この場合には、８ビットのＡ／
Ｄ変換器では２５５個のコンパレ−タが必要で、非線形
特性にあわせて異なった抵抗値をもつ抵抗を直列に配置
する必要があり、やはり、回路構成が複雑になったりし
た。
【０００５】
【発明が解決しようとする課題】以上、従来技術によれ
ば、非線形特性をＡ／Ｄ変換する場合、回路規模が大き
くなったり、回路構成が複雑になるなどして、消費電力
の増大、チップ面積の増大等の問題を生じた。
ば、非線形特性をＡ／Ｄ変換する場合、回路規模が大き
くなったり、回路構成が複雑になるなどして、消費電力
の増大、チップ面積の増大等の問題を生じた。
【０００６】本発明は上記問題点を比較的簡単な構成で
解決することにある。
解決することにある。
【０００７】
【課題を解決するための手段】入力されたアナログ信号
に対して高分解能の要する部分にのみ、より抵抗値の低
い抵抗列に分割してアナログ信号電圧の分解能をあげる
方法による。
に対して高分解能の要する部分にのみ、より抵抗値の低
い抵抗列に分割してアナログ信号電圧の分解能をあげる
方法による。
【０００８】すなわち、本発明のＡ／Ｄ変換器は、複数
の抵抗が直列接続されると共に、その両端に所定の電圧
が印加され、上記各抵抗の接続点より複数の基準電圧を
発生する抵抗列と、上記各基準電圧と入力アナログ電圧
とを比較し、比較結果を出力する複数のコンパレ−タ
と、該コンパレ−タよりの出力に基ずいて所定ビット数
のディジタル信号を出力するエンコ−ダとを有するＡ／
Ｄ変換器において、第１の抵抗値をもつ複数の抵抗が直
列接続された第１の抵抗列と、上記第１の抵抗値に対し
て１／２a（ａ：自然数）の関係を有する第２の抵抗値
をもつ複数の抵抗が直列接続された第２の抵抗列とが直
列接続された上記抵抗列と、上記コンパレ−タよりの出
力に基ずいて、入力アナログ電圧が上記第１の抵抗列よ
り発生される基準電圧範囲にあるときはｎビットのディ
ジタル信号を出力し、入力アナログ電圧が上記第２の抵
抗列より発生される基準電圧範囲にあるときは、（ｎ＋
ａ）ビットのディジタル信号を出力する上記エンコ−ダ
とを設けたことを特徴とするものである。
の抵抗が直列接続されると共に、その両端に所定の電圧
が印加され、上記各抵抗の接続点より複数の基準電圧を
発生する抵抗列と、上記各基準電圧と入力アナログ電圧
とを比較し、比較結果を出力する複数のコンパレ−タ
と、該コンパレ−タよりの出力に基ずいて所定ビット数
のディジタル信号を出力するエンコ−ダとを有するＡ／
Ｄ変換器において、第１の抵抗値をもつ複数の抵抗が直
列接続された第１の抵抗列と、上記第１の抵抗値に対し
て１／２a（ａ：自然数）の関係を有する第２の抵抗値
をもつ複数の抵抗が直列接続された第２の抵抗列とが直
列接続された上記抵抗列と、上記コンパレ−タよりの出
力に基ずいて、入力アナログ電圧が上記第１の抵抗列よ
り発生される基準電圧範囲にあるときはｎビットのディ
ジタル信号を出力し、入力アナログ電圧が上記第２の抵
抗列より発生される基準電圧範囲にあるときは、（ｎ＋
ａ）ビットのディジタル信号を出力する上記エンコ−ダ
とを設けたことを特徴とするものである。
【０００９】
【作用】Ａ／Ｄ変換器で必要な部分のみ高分解能に設定
することができる。
することができる。
【００１０】
【実施例】以下に、ＣＣＤの出力をＡ／Ｄ変換する場合
の本発明の実施例について述べる。図２に示すようにＣ
ＣＤに入力する光量と出力電圧の関係は線形であるが，
ＣＣＤの情報を出力するＣＲＴ等ではガンマ特性を有す
るため、図３に示すように逆ガンマ特性により補正する
ため、線形でない。ここで、Ａ−Ｃ間で８ビットの分解
能でＡ／Ｄ変換すると、Ｂ−Ｃ間では分解能が低くなっ
てしまう。Ａ−Ｂ間での分解能と同程度な分解能を得る
ためには Ｂ−Ｃ間では、８ビットより高い分解能が必
要である。
の本発明の実施例について述べる。図２に示すようにＣ
ＣＤに入力する光量と出力電圧の関係は線形であるが，
ＣＣＤの情報を出力するＣＲＴ等ではガンマ特性を有す
るため、図３に示すように逆ガンマ特性により補正する
ため、線形でない。ここで、Ａ−Ｃ間で８ビットの分解
能でＡ／Ｄ変換すると、Ｂ−Ｃ間では分解能が低くなっ
てしまう。Ａ−Ｂ間での分解能と同程度な分解能を得る
ためには Ｂ−Ｃ間では、８ビットより高い分解能が必
要である。
【００１１】例えば、光量の少ない領域であるＡ−Ｂ間
は８ビット、光量の多い領域Ｂ−Ｃ間は１０ビットで量
子化したときは、Ａ−Ｂ間は１９１段階に分割され、Ｂ
−Ｃ間は２５４段階に分割され、全体として８ビットの
分解能（２５６段階）であるが、補助ビット２ビット分
があるため、Ａ／Ｄ変換後のディジタル出力は補助ビッ
ト２ビット分が加わり、１０ビットのディジタル出力と
なる。
は８ビット、光量の多い領域Ｂ−Ｃ間は１０ビットで量
子化したときは、Ａ−Ｂ間は１９１段階に分割され、Ｂ
−Ｃ間は２５４段階に分割され、全体として８ビットの
分解能（２５６段階）であるが、補助ビット２ビット分
があるため、Ａ／Ｄ変換後のディジタル出力は補助ビッ
ト２ビット分が加わり、１０ビットのディジタル出力と
なる。
【００１２】図４に本発明のディジタル出力とアナログ
入力電圧との関係を、図１に本発明の回路構成の実施例
を示す。この回路では、アナログ入力信号値Ｖｉｎを比
較するためにＡ−Ｃ間に基準電圧Ｖｒｅｆを設け、Ａ側
をＧＮＤとして、８ビット分解能となる抵抗列Ｒ１〜Ｒ
１９２、１０ビット分解能となる抵抗列Ｒ１９３〜Ｒ４
４７が直列に配置され、Ｖｒｅｆを各抵抗分圧によって
定められた各基準電圧値とＶｉｎを比較するためにコン
パレ−タＣ１〜Ｃ４４６があり、これらのコンパレ−タ
の出力がエンコ−ダ１に入力され、８ビット出力２と補
助２ビット出力３のデ−タが出力される。本発明では分
解能の分布にあわせた抵抗値を選択すればよく、Ｒ２か
らＲ１９２までの抵抗値をｒとした場合、抵抗列Ｒ１９
３〜Ｒ４４７の抵抗値をｒ／４の値に設定すればよく、
その結果、Ｂ−Ｃ間ではＡ−Ｂ間と比較して２ビット分
の分解能が増す。その結果、精度が要求されるアナログ
入力信号の高い所でも必要な分解能が確保される。その
結果、約４５０個のコンパレ−タで１０ビットと同等な
分解能が得られる。
入力電圧との関係を、図１に本発明の回路構成の実施例
を示す。この回路では、アナログ入力信号値Ｖｉｎを比
較するためにＡ−Ｃ間に基準電圧Ｖｒｅｆを設け、Ａ側
をＧＮＤとして、８ビット分解能となる抵抗列Ｒ１〜Ｒ
１９２、１０ビット分解能となる抵抗列Ｒ１９３〜Ｒ４
４７が直列に配置され、Ｖｒｅｆを各抵抗分圧によって
定められた各基準電圧値とＶｉｎを比較するためにコン
パレ−タＣ１〜Ｃ４４６があり、これらのコンパレ−タ
の出力がエンコ−ダ１に入力され、８ビット出力２と補
助２ビット出力３のデ−タが出力される。本発明では分
解能の分布にあわせた抵抗値を選択すればよく、Ｒ２か
らＲ１９２までの抵抗値をｒとした場合、抵抗列Ｒ１９
３〜Ｒ４４７の抵抗値をｒ／４の値に設定すればよく、
その結果、Ｂ−Ｃ間ではＡ−Ｂ間と比較して２ビット分
の分解能が増す。その結果、精度が要求されるアナログ
入力信号の高い所でも必要な分解能が確保される。その
結果、約４５０個のコンパレ−タで１０ビットと同等な
分解能が得られる。
【００１３】さらに、本発明は、基本ビットが８ビット
構成のため、量子化値は従来のＡ／Ｄ変換器と同様に扱
うことができるので、非線形特性のみならず、線形特性
についても適用が可能である。
構成のため、量子化値は従来のＡ／Ｄ変換器と同様に扱
うことができるので、非線形特性のみならず、線形特性
についても適用が可能である。
【００１４】なお、本発明は上記実施例に限定されな
い。
い。
【００１５】
【発明の効果】以上詳述したように、本発明によれば、
Ａ／Ｄ変換器全体を高分解能に設定せずに、必要な部分
にのみ高分解能に設定できるＡ／Ｄ変換器が実現でき、
その結果、効率的なデバイス構成のため、コストダウ
ン、チップ面積の縮小、低消費電力化が可能となる。
Ａ／Ｄ変換器全体を高分解能に設定せずに、必要な部分
にのみ高分解能に設定できるＡ／Ｄ変換器が実現でき、
その結果、効率的なデバイス構成のため、コストダウ
ン、チップ面積の縮小、低消費電力化が可能となる。
【図１】本発明の一実施例のＡ／Ｄ変換器の回路構成図
である。
である。
【図２】入射光量とＣＣＤの出力電圧の関係を示す図で
ある。
ある。
【図３】ＣＣＤ出力とカメラ出力、及び、逆ガンマ−特
性とカメラ出力の関係を示す図である。
性とカメラ出力の関係を示す図である。
【図４】ディジタル信号の量子化値とアナログ入力電圧
との関係を示す図である。
との関係を示す図である。
【図５】従来のＡ／Ｄ変換器の回路構成図である。
１ エンコ−ダ ２ ８ビットディジタル出力信号線 ３ 補助２ビットディジタル出力信号線 Ｒ１〜Ｒ４４７ 基準電圧設定用分圧抵抗 Ｃ１〜Ｒ４４６ コンパレ−タ Ｖｉｎ アナログ電圧値 Ｖｒｅｆ 基準電圧
Claims (1)
- 【請求項１】複数の抵抗が直列接続されると共に、その
両端に所定の電圧が印加され、上記各抵抗の接続点より
複数の基準電圧を発生する抵抗列と、上記各基準電圧と
入力アナログ電圧とを比較し、比較結果を出力する複数
のコンパレ−タと、該コンパレ−タよりの出力に基づい
て所定ビット数のディジタル信号を出力するエンコ−ダ
とを有するＡ／Ｄ変換器において、 第１の抵抗値をもつ複数の抵抗が直列接続された第１の
抵抗列と、上記第１の抵抗値に対して１／２a（ａ：自
然数）の関係を有する第２の抵抗値をもつ複数の抵抗が
直列接続された第２の抵抗列とが直列接続された上記抵
抗列と、上記コンパレ−タよりの出力に基ずいて、入力
アナログ電圧が上記第１の抵抗列より発生される基準電
圧範囲にあるときはｎビットのディジタル信号を出力
し、入力アナログ電圧が上記第２の抵抗列より発生され
る基準電圧範囲にあるときは、（ｎ＋ａ）ビットのディ
ジタル信号を出力する上記エンコ−ダとを設けたことを
特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23078392A JPH0685675A (ja) | 1992-08-31 | 1992-08-31 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23078392A JPH0685675A (ja) | 1992-08-31 | 1992-08-31 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685675A true JPH0685675A (ja) | 1994-03-25 |
Family
ID=16913202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23078392A Pending JPH0685675A (ja) | 1992-08-31 | 1992-08-31 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798370B1 (en) * | 2001-09-20 | 2004-09-28 | Matsushita Electric Industrial Co., Ltd. | Parallel A/D converter |
| JP2008263613A (ja) * | 2007-04-11 | 2008-10-30 | Mediatek Inc | 不均一なａｄｃ分解能を有するデータ読み出しシステム及び関連の方法 |
-
1992
- 1992-08-31 JP JP23078392A patent/JPH0685675A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798370B1 (en) * | 2001-09-20 | 2004-09-28 | Matsushita Electric Industrial Co., Ltd. | Parallel A/D converter |
| JP2008263613A (ja) * | 2007-04-11 | 2008-10-30 | Mediatek Inc | 不均一なａｄｃ分解能を有するデータ読み出しシステム及び関連の方法 |
| US7859441B2 (en) | 2007-04-11 | 2010-12-28 | Mediatek Inc. | Data readout system having non-uniform ADC resolution and method thereof |
| US8040268B2 (en) | 2007-04-11 | 2011-10-18 | Mediatek Inc. | Data readout system having non-uniform ADC resolution and method thereof |
| DE102008018164B4 (de) | 2007-04-11 | 2018-08-23 | Mediatek Inc. | Analog-Digital-Wandlersystem mit ungleichmäßiger Auflösung und Verfahren hierfür |
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