JPH06276540A - ガンマ補正回路 - Google Patents
ガンマ補正回路Info
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- JPH06276540A JPH06276540A JP6363793A JP6363793A JPH06276540A JP H06276540 A JPH06276540 A JP H06276540A JP 6363793 A JP6363793 A JP 6363793A JP 6363793 A JP6363793 A JP 6363793A JP H06276540 A JPH06276540 A JP H06276540A
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- Japan
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- signal
- circuit
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Abstract
(57)【要約】
【目的】 γ補正回路を時分割で切り換えて各色信号を
γ補正するようにし、γ補正用のメモリを１個用いるの
みでγ補正を行う。 【構成】 Ｙ、R-Y 、B-Y の各信号を逆マトリクス回路
１でＲ、Ｇ、Ｂの各信号に変換し、制御部13よりのクロ
ック発信回路11のクロックの１／４のタイミング信号に
より、前記Ｒ、Ｇ、Ｂ信号および前記Ｙ信号を切り換え
てγ補正回路２に入力し、それぞれγ補正し、前記タイ
ミング信号によりッチ回路３〜６に切り換え入力し、そ
れぞれ入力信号をラッチする。そして、ラッチ回路６の
ラッチのタイミングでラッチ信号を一斉に出力する。ラ
ッチ回路３よりのＹ信号はエンハンサ回路７で所要の強
調補正用信号に生成し、加算器８〜10に印加し、ラッチ
回路４〜６よりのＲ、Ｇ、Ｂ信号に加算し、Ｒ′、
Ｇ′、Ｂ′信号にして出力する。
γ補正するようにし、γ補正用のメモリを１個用いるの
みでγ補正を行う。 【構成】 Ｙ、R-Y 、B-Y の各信号を逆マトリクス回路
１でＲ、Ｇ、Ｂの各信号に変換し、制御部13よりのクロ
ック発信回路11のクロックの１／４のタイミング信号に
より、前記Ｒ、Ｇ、Ｂ信号および前記Ｙ信号を切り換え
てγ補正回路２に入力し、それぞれγ補正し、前記タイ
ミング信号によりッチ回路３〜６に切り換え入力し、そ
れぞれ入力信号をラッチする。そして、ラッチ回路６の
ラッチのタイミングでラッチ信号を一斉に出力する。ラ
ッチ回路３よりのＹ信号はエンハンサ回路７で所要の強
調補正用信号に生成し、加算器８〜10に印加し、ラッチ
回路４〜６よりのＲ、Ｇ、Ｂ信号に加算し、Ｒ′、
Ｇ′、Ｂ′信号にして出力する。
Description
【０００１】
【産業上の利用分野】本発明はガンマ補正（以降、γ補
正と記す）回路に係り、γ補正用のメモリを時分割で切
り換えて複数の色信号をγ補正するものに関する。
正と記す）回路に係り、γ補正用のメモリを時分割で切
り換えて複数の色信号をγ補正するものに関する。
【０００２】
【従来の技術】表示管に表示される映像の階調を良好な
ものにするには、印加する映像信号を望ましい特性にす
るためγ補正が必要である。図３は従来のγ補正回路の
要部の一例で、γ補正回路を４個使用している。図の回
路について説明すると、ディジタルのＹ（輝度）信号、
Ｒ−Ｙ（赤色差）信号、およびＢ−Ｙ（青色差）信号を
入力し、逆マトリクス回路１によりＲ（赤色）信号、Ｇ
（緑色）信号およびＢ（青色）信号に変換し、これらＲ
信号、Ｇ信号およびＢ信号をそれぞれγ補正回路22、γ
補正回路23、γ補正回路24に入力し、所要の入力−出力
特性になるように、それぞれ内蔵のメモリより読み出し
た補正係数によりγ補正した後、加算器８、加算器９、
加算器10にそれぞれ入力し、これら各加算器に、前記Ｙ
信号をγ補正回路21でγ補正しエンハンサ回路７により
強調補正用の信号に生成した信号を入力し、それぞれ加
算処理を行い、Ｒ′信号、Ｇ′信号およびＢ′信号にし
て表示管に入力する。実際には、入力信号が上述のよう
にディジタル信号で、例えば、表示管が陰極線受像管の
場合は前記Ｒ′信号、Ｇ′信号およびＢ′信号をアナロ
グ信号に変換して駆動回路に印加し、また、表示管がプ
ラズマディスプレイの場合はディジタル信号で駆動回路
に印加するようにする。
ものにするには、印加する映像信号を望ましい特性にす
るためγ補正が必要である。図３は従来のγ補正回路の
要部の一例で、γ補正回路を４個使用している。図の回
路について説明すると、ディジタルのＹ（輝度）信号、
Ｒ−Ｙ（赤色差）信号、およびＢ−Ｙ（青色差）信号を
入力し、逆マトリクス回路１によりＲ（赤色）信号、Ｇ
（緑色）信号およびＢ（青色）信号に変換し、これらＲ
信号、Ｇ信号およびＢ信号をそれぞれγ補正回路22、γ
補正回路23、γ補正回路24に入力し、所要の入力−出力
特性になるように、それぞれ内蔵のメモリより読み出し
た補正係数によりγ補正した後、加算器８、加算器９、
加算器10にそれぞれ入力し、これら各加算器に、前記Ｙ
信号をγ補正回路21でγ補正しエンハンサ回路７により
強調補正用の信号に生成した信号を入力し、それぞれ加
算処理を行い、Ｒ′信号、Ｇ′信号およびＢ′信号にし
て表示管に入力する。実際には、入力信号が上述のよう
にディジタル信号で、例えば、表示管が陰極線受像管の
場合は前記Ｒ′信号、Ｇ′信号およびＢ′信号をアナロ
グ信号に変換して駆動回路に印加し、また、表示管がプ
ラズマディスプレイの場合はディジタル信号で駆動回路
に印加するようにする。
【０００３】このように、従来の回路では、γ補正回路
を処理信号別に４個使用している。ところで、このγ補
正回路は、各信号の補正量の差等は周辺回路で補正でき
るので、同じ補正係数のものを４個使用しているが、こ
のγ補正回路には10ビット前後で処理を行うための比較
的大規模のメモリを内蔵しており、このようなγ補正回
路を４個使用するため回路の規模が大きくなる。
を処理信号別に４個使用している。ところで、このγ補
正回路は、各信号の補正量の差等は周辺回路で補正でき
るので、同じ補正係数のものを４個使用しているが、こ
のγ補正回路には10ビット前後で処理を行うための比較
的大規模のメモリを内蔵しており、このようなγ補正回
路を４個使用するため回路の規模が大きくなる。
【０００４】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、映像信号を構成する複数の色信号をγ補正する
に際し、γ補正のための所要の処理時間を被処理信号数
で除したタイミングで１個のγ補正回路を時分割切り換
えし、複数の被処理信号をそれぞれγ補正し、このγ補
正された各色信号をそれぞれラッチ回路に入力し、前記
信号の入力のタイミングのずれに相応する時間、それぞ
れデータをラッチし、全被処理信号のラッチにて一斉に
データを出力し、１個のγ補正回路で複数の被処理信号
をγ補正するものを提供することにある。
に鑑み、映像信号を構成する複数の色信号をγ補正する
に際し、γ補正のための所要の処理時間を被処理信号数
で除したタイミングで１個のγ補正回路を時分割切り換
えし、複数の被処理信号をそれぞれγ補正し、このγ補
正された各色信号をそれぞれラッチ回路に入力し、前記
信号の入力のタイミングのずれに相応する時間、それぞ
れデータをラッチし、全被処理信号のラッチにて一斉に
データを出力し、１個のγ補正回路で複数の被処理信号
をγ補正するものを提供することにある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、輝度信号入力端子、赤色信号入力端子、緑
色信号入力端子および青色信号入力端子に入力端を順次
切り換え、同時に出力端を輝度信号出力端子、赤色信号
出力端子、緑色信号出力端子および青色信号出力端子に
順次切り換え、前記切り換えに応じて入力端よりの信号
をメモリより読み出した係数に基づいてそれぞれγ補正
し出力端より出力する補正回路と、前記補正回路の輝度
信号出力端子、赤色信号出力端子、緑色信号出力端子お
よび青色信号出力端子にそれぞれ接続されそれぞれ所要
の時間入力信号をラッチするラッチ回路と、信号処理の
基準信号を発生するクロック回路と、クロック回路より
のクロック信号の４分の１のタイミングで制御信号を出
力する制御部とでなり、前記制御部よりの制御信号によ
り前記補正回路の入力端および出力端を切り換え制御
し、前記各ラッチ回路を最終のラッチ回路に信号入力す
るタイミングまでラッチするように制御し、前記最終の
ラッチ回路に信号入力するタイミングで各ラッチ回路よ
り一斉に信号出力するように制御し、前記ラッチ回路よ
りの輝度信号を所要のエンハンサ回路により強調補正用
に生成した信号を前記ラッチ回路よりの赤色信号、緑色
信号および青色信号にそれぞれ演算処理して出力するよ
うに構成したγ補正回路を提供するものである。
決するため、輝度信号入力端子、赤色信号入力端子、緑
色信号入力端子および青色信号入力端子に入力端を順次
切り換え、同時に出力端を輝度信号出力端子、赤色信号
出力端子、緑色信号出力端子および青色信号出力端子に
順次切り換え、前記切り換えに応じて入力端よりの信号
をメモリより読み出した係数に基づいてそれぞれγ補正
し出力端より出力する補正回路と、前記補正回路の輝度
信号出力端子、赤色信号出力端子、緑色信号出力端子お
よび青色信号出力端子にそれぞれ接続されそれぞれ所要
の時間入力信号をラッチするラッチ回路と、信号処理の
基準信号を発生するクロック回路と、クロック回路より
のクロック信号の４分の１のタイミングで制御信号を出
力する制御部とでなり、前記制御部よりの制御信号によ
り前記補正回路の入力端および出力端を切り換え制御
し、前記各ラッチ回路を最終のラッチ回路に信号入力す
るタイミングまでラッチするように制御し、前記最終の
ラッチ回路に信号入力するタイミングで各ラッチ回路よ
り一斉に信号出力するように制御し、前記ラッチ回路よ
りの輝度信号を所要のエンハンサ回路により強調補正用
に生成した信号を前記ラッチ回路よりの赤色信号、緑色
信号および青色信号にそれぞれ演算処理して出力するよ
うに構成したγ補正回路を提供するものである。
【０００６】
【作用】以上のように構成したので、本発明によるγ補
正回路においては、Ｙ信号、および逆マトリクス回路で
変換されたＲ信号、Ｇ信号、Ｂ信号は、１／４クロック
のタイミングで切り換えられてγ補正回路に入力し、内
蔵のメモリより読み出した補正係数に基づいてγ補正
し、それぞれラッチ回路に入力し、信号をラッチする。
そして、４／４クロックのタイミングにて各ラッチ回路
より同時に信号出力し、Ｙ信号をエンハンサ回路で強調
補正用の信号に生成し、この信号をＲ信号、Ｇ信号およ
びＢ信号にそれぞれ加算し、Ｒ′信号、Ｇ′信号および
Ｂ′信号にして出力する。
正回路においては、Ｙ信号、および逆マトリクス回路で
変換されたＲ信号、Ｇ信号、Ｂ信号は、１／４クロック
のタイミングで切り換えられてγ補正回路に入力し、内
蔵のメモリより読み出した補正係数に基づいてγ補正
し、それぞれラッチ回路に入力し、信号をラッチする。
そして、４／４クロックのタイミングにて各ラッチ回路
より同時に信号出力し、Ｙ信号をエンハンサ回路で強調
補正用の信号に生成し、この信号をＲ信号、Ｇ信号およ
びＢ信号にそれぞれ加算し、Ｒ′信号、Ｇ′信号および
Ｂ′信号にして出力する。
【０００７】
【実施例】以下、図面に基づいて本発明によるγ補正回
路の実施例を詳細に説明する。図１は本発明によるγ補
正回路の一実施例の要部ブロック図である。図におい
て、１は逆マトリクス回路で、Ｙ信号、Ｒ−Ｙ信号およ
びＢ−Ｙ信号を入力し、マトリクス処理によりＲ信号、
Ｇ信号およびＢ信号に変換する。２はγ補正回路で、内
蔵のメモリより読み出した補正係数に基づいて前記Ｙ信
号、逆マトリクス回路１よりのＲ信号、Ｇ信号およびＢ
信号をそれぞれγ補正する。３乃至６はラッチ回路で、
入力信号をそれぞれ所要の時間ラッチして出力する。７
はエンハンサ回路で、ラッチ回路３よりのＹ信号を所要
の強調補正用の信号に生成する。８乃至10は加算器で、
前記エンハンサ回路７よりの信号を、ラッチ回路４乃至
ラッチ回路６よりのＲ信号、Ｇ信号若しくはＢ信号にそ
れぞれ加算処理し、Ｒ′信号、Ｇ′信号およびＢ′信号
を出力する。
路の実施例を詳細に説明する。図１は本発明によるγ補
正回路の一実施例の要部ブロック図である。図におい
て、１は逆マトリクス回路で、Ｙ信号、Ｒ−Ｙ信号およ
びＢ−Ｙ信号を入力し、マトリクス処理によりＲ信号、
Ｇ信号およびＢ信号に変換する。２はγ補正回路で、内
蔵のメモリより読み出した補正係数に基づいて前記Ｙ信
号、逆マトリクス回路１よりのＲ信号、Ｇ信号およびＢ
信号をそれぞれγ補正する。３乃至６はラッチ回路で、
入力信号をそれぞれ所要の時間ラッチして出力する。７
はエンハンサ回路で、ラッチ回路３よりのＹ信号を所要
の強調補正用の信号に生成する。８乃至10は加算器で、
前記エンハンサ回路７よりの信号を、ラッチ回路４乃至
ラッチ回路６よりのＲ信号、Ｇ信号若しくはＢ信号にそ
れぞれ加算処理し、Ｒ′信号、Ｇ′信号およびＢ′信号
を出力する。
【０００８】11はクロック発生回路で、各回路の信号処
理動作の基準とするためのクロック信号を発生する。12
は記憶部で、回路の制御プログラム等を記憶する。13は
制御部で、記憶部12よりのプログラムに基づいて、クロ
ック発生回路11よりのクロック信号の４倍の周波数の制
御信号を出力し、前記γ補正回路２およびラッチ回路３
乃至ラッチ回路６等を制御する。
理動作の基準とするためのクロック信号を発生する。12
は記憶部で、回路の制御プログラム等を記憶する。13は
制御部で、記憶部12よりのプログラムに基づいて、クロ
ック発生回路11よりのクロック信号の４倍の周波数の制
御信号を出力し、前記γ補正回路２およびラッチ回路３
乃至ラッチ回路６等を制御する。
【０００９】次に、本発明によるγ補正回路の動作を図
２のタイミングチャートにより説明する。テレビジョン
の映像信号より分離されたＹ信号、Ｒ−Ｙ信号およびＢ
−Ｙ信号は逆マトリクス回路１に入力し、Ｒ信号、Ｇ信
号およびＢ信号にマトリクス変換される。これらＲ信
号、Ｇ信号、Ｂ信号および前記Ｙ信号は、γ補正回路２
のＲ入力端子、Ｇ入力端子、Ｂ入力端子、Ｙ入力端子に
それぞれ入力する。γ補正回路２のこれら各入力端子
は、図２に示す制御部13よりの制御信号、すなわち、
クロック発生回路11よりのクロック信号の４分の１のタ
イミングの制御信号により、例えば、Ｙ入力端子→Ｒ
入力端子→Ｇ入力端子→Ｂ入力端子→Ｙ入力端子・・の
順に切り換える。この切り換えにより、前記各入力端子
よりの信号をγ補正回路２の入力端ｉに入力し、入力さ
れた信号を内蔵のメモリより読み出したγ係数に基づい
て入力−出力特性の補正演算を行い、出力端ｏに出力す
る。これと同時に、制御部13よりの制御信号により、
出力端ｏを、Ｙ出力端子→Ｒ出力端子→Ｇ出力端子→Ｂ
出力端子→Ｙ出力端子・・の順に前記入力側の切り換え
に同期して切り換える。これにより、γ補正された各信
号は図２ののタイミング（クロック信号と同じタイミ
ング）でＹ信号がＹ出力端子に、のタイミング（クロ
ック信号より１／４クロック遅延）でＲ信号がＲ出力端
子に、のタイミング（同、２／４クロック遅延）でＧ
信号がＧ出力端子に、そしてのタイミング（同、３／
４クロック遅延）でＢ信号がＢ出力端子にそれぞれ出力
する。各端子に出力された信号は、Ｙ信号はラッチ回路
３、Ｒ信号はラッチ回路４、Ｇ信号はラッチ回路５、Ｂ
信号はラッチ回路６にそれぞれ入力する。
２のタイミングチャートにより説明する。テレビジョン
の映像信号より分離されたＹ信号、Ｒ−Ｙ信号およびＢ
−Ｙ信号は逆マトリクス回路１に入力し、Ｒ信号、Ｇ信
号およびＢ信号にマトリクス変換される。これらＲ信
号、Ｇ信号、Ｂ信号および前記Ｙ信号は、γ補正回路２
のＲ入力端子、Ｇ入力端子、Ｂ入力端子、Ｙ入力端子に
それぞれ入力する。γ補正回路２のこれら各入力端子
は、図２に示す制御部13よりの制御信号、すなわち、
クロック発生回路11よりのクロック信号の４分の１のタ
イミングの制御信号により、例えば、Ｙ入力端子→Ｒ
入力端子→Ｇ入力端子→Ｂ入力端子→Ｙ入力端子・・の
順に切り換える。この切り換えにより、前記各入力端子
よりの信号をγ補正回路２の入力端ｉに入力し、入力さ
れた信号を内蔵のメモリより読み出したγ係数に基づい
て入力−出力特性の補正演算を行い、出力端ｏに出力す
る。これと同時に、制御部13よりの制御信号により、
出力端ｏを、Ｙ出力端子→Ｒ出力端子→Ｇ出力端子→Ｂ
出力端子→Ｙ出力端子・・の順に前記入力側の切り換え
に同期して切り換える。これにより、γ補正された各信
号は図２ののタイミング（クロック信号と同じタイミ
ング）でＹ信号がＹ出力端子に、のタイミング（クロ
ック信号より１／４クロック遅延）でＲ信号がＲ出力端
子に、のタイミング（同、２／４クロック遅延）でＧ
信号がＧ出力端子に、そしてのタイミング（同、３／
４クロック遅延）でＢ信号がＢ出力端子にそれぞれ出力
する。各端子に出力された信号は、Ｙ信号はラッチ回路
３、Ｒ信号はラッチ回路４、Ｇ信号はラッチ回路５、Ｂ
信号はラッチ回路６にそれぞれ入力する。
【００１０】前記ラッチ回路３乃至ラッチ回路６は、信
号入力に応じ、Ｙ信号から３／４クロック後の制御信
号のタイミングまでの間、それぞれ入力信号をラッチ
し、前記制御信号のタイミングで各ラッチ回路はラッ
チされていた信号を一斉に出力する。このとき、ラッチ
回路３よりのＹ信号はエンハンサ回路７に入力し、例え
ば、微分演算等により強調補正用の信号に生成し、加算
器８乃至加算器10に印加する。加算器８ではエンハンサ
回路７よりの信号をラッチ回路４よりのＲ信号に加算
し、Ｒ′信号を出力し、加算器９ではエンハンサ回路７
よりの信号をラッチ回路５よりのＧ信号に加算し、Ｇ′
信号を出力し、また、加算器10ではエンハンサ回路７よ
りの信号をラッチ回路６よりのＢ信号に加算し、Ｂ′信
号を出力する。これらＲ′信号、Ｇ′信号およびＢ′信
号は、例えば、表示管が陰極線受像管の場合は図示しな
い後続の回路でアナログ信号に変換し、所要の駆動回路
等に入力し、また、表示管がプラズマディスプレイ等の
場合はディジタル信号で駆動回路等に入力する。
号入力に応じ、Ｙ信号から３／４クロック後の制御信
号のタイミングまでの間、それぞれ入力信号をラッチ
し、前記制御信号のタイミングで各ラッチ回路はラッ
チされていた信号を一斉に出力する。このとき、ラッチ
回路３よりのＹ信号はエンハンサ回路７に入力し、例え
ば、微分演算等により強調補正用の信号に生成し、加算
器８乃至加算器10に印加する。加算器８ではエンハンサ
回路７よりの信号をラッチ回路４よりのＲ信号に加算
し、Ｒ′信号を出力し、加算器９ではエンハンサ回路７
よりの信号をラッチ回路５よりのＧ信号に加算し、Ｇ′
信号を出力し、また、加算器10ではエンハンサ回路７よ
りの信号をラッチ回路６よりのＢ信号に加算し、Ｂ′信
号を出力する。これらＲ′信号、Ｇ′信号およびＢ′信
号は、例えば、表示管が陰極線受像管の場合は図示しな
い後続の回路でアナログ信号に変換し、所要の駆動回路
等に入力し、また、表示管がプラズマディスプレイ等の
場合はディジタル信号で駆動回路等に入力する。
【００１１】なお、上記では、γ補正回路２の入出力を
Ｙ信号、Ｒ信号、Ｇ信号およびＢ信号に切り換えるもの
で説明したが、エンハンサ回路７による強調補正を行わ
ない場合、前記γ補正回路２の入出力をＲ信号、Ｇ信号
およびＢ信号に１／３クロックのタイミングで切り換え
るようにしてもよい。この場合、前記ラッチ回路３、エ
ンハンサ回路７および加算器８乃至加算器10は不要であ
る。
Ｙ信号、Ｒ信号、Ｇ信号およびＢ信号に切り換えるもの
で説明したが、エンハンサ回路７による強調補正を行わ
ない場合、前記γ補正回路２の入出力をＲ信号、Ｇ信号
およびＢ信号に１／３クロックのタイミングで切り換え
るようにしてもよい。この場合、前記ラッチ回路３、エ
ンハンサ回路７および加算器８乃至加算器10は不要であ
る。
【００１２】
【発明の効果】以上に説明したように、本発明によるγ
補正回路によれば、１個のメモリを時分割で切り換える
ことにより、比較的規模の大きいメモリを多数使用せず
にγ補正を行うもので、回路を安価でかつ小型化する場
合等に有用である。
補正回路によれば、１個のメモリを時分割で切り換える
ことにより、比較的規模の大きいメモリを多数使用せず
にγ補正を行うもので、回路を安価でかつ小型化する場
合等に有用である。
【図１】本発明によるガンマ補正回路の一実施例の要部
ブロック図である。
ブロック図である。
【図２】本発明によるガンマ補正回路におけるラッチ時
間のタイミングチャートである。
間のタイミングチャートである。
【図３】従来のガンマ補正回路の一例である。
１ 逆マトリクス回路 ２ ガンマ補正回路 ３ ラッチ回路 ４ ラッチ回路 ５ ラッチ回路 ６ ラッチ回路 ７ エンハンサ回路 ８ 加算器 ９ 加算器 10 加算器 11 クロック発生回路 13 制御部
Claims (2)
- 【請求項１】 赤色信号入力端子、緑色信号入力端子お
よび青色信号入力端子に入力端を順次切り換え、同時に
出力端を赤色信号出力端子、緑色信号出力端子および青
色信号出力端子に順次切り換え、前記切り換えに応じて
入力端よりの信号をメモリより読み出した係数に基づい
てそれぞれガンマ補正し出力端より出力する補正回路
と、前記補正回路の赤色信号出力端子、緑色信号出力端
子および青色信号出力端子にそれぞれ接続されそれぞれ
所要の時間入力信号をラッチするラッチ回路と、信号処
理の基準信号を発生するクロック回路と、クロック回路
よりのクロック信号の３分の１のタイミングで制御信号
を出力する制御部とでなり、前記制御部よりの制御信号
により前記補正回路の入力端および出力端を切り換え制
御し、前記各ラッチ回路を最終のラッチ回路に信号入力
するタイミングまでラッチするように制御し、前記最終
のラッチ回路に信号入力するタイミングで各ラッチ回路
より一斉に信号出力するように構成したガンマ補正回
路。 - 【請求項２】 輝度信号入力端子、赤色信号入力端子、
緑色信号入力端子および青色信号入力端子に入力端を順
次切り換え、同時に出力端を輝度信号出力端子、赤色信
号出力端子、緑色信号出力端子および青色信号出力端子
に順次切り換え、前記切り換えに応じて入力端よりの信
号をメモリより読み出した係数に基づいてそれぞれガン
マ補正し出力端より出力する補正回路と、前記補正回路
の輝度信号出力端子、赤色信号出力端子、緑色信号出力
端子および青色信号出力端子にそれぞれ接続されそれぞ
れ所要の時間入力信号をラッチするラッチ回路と、信号
処理の基準信号を発生するクロック回路と、クロック回
路よりのクロック信号の４分の１のタイミングで制御信
号を出力する制御部とでなり、前記制御部よりの制御信
号により前記補正回路の入力端および出力端を切り換え
制御し、前記各ラッチ回路を最終のラッチ回路に信号入
力するタイミングまでラッチするように制御し、前記最
終のラッチ回路に信号入力するタイミングで各ラッチ回
路より一斉に信号出力するように制御し、前記ラッチ回
路よりの輝度信号を所要のエンハンサ回路により強調補
正用に生成した信号を前記ラッチ回路よりの赤色信号、
緑色信号および青色信号にそれぞれ演算処理して出力す
るように構成したガンマ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6363793A JPH06276540A (ja) | 1993-03-23 | 1993-03-23 | ガンマ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6363793A JPH06276540A (ja) | 1993-03-23 | 1993-03-23 | ガンマ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276540A true JPH06276540A (ja) | 1994-09-30 |
Family
ID=13235075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6363793A Pending JPH06276540A (ja) | 1993-03-23 | 1993-03-23 | ガンマ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06276540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158155B2 (en) | 2001-06-29 | 2007-01-02 | Pioneer Corporation | Subfield coding circuit and subfield coding method |
-
1993
- 1993-03-23 JP JP6363793A patent/JPH06276540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158155B2 (en) | 2001-06-29 | 2007-01-02 | Pioneer Corporation | Subfield coding circuit and subfield coding method |
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