JPH0627774B2 - 故障シミュレーション方法 - Google Patents
故障シミュレーション方法Info
- Publication number
- JPH0627774B2 JPH0627774B2 JP59015164A JP1516484A JPH0627774B2 JP H0627774 B2 JPH0627774 B2 JP H0627774B2 JP 59015164 A JP59015164 A JP 59015164A JP 1516484 A JP1516484 A JP 1516484A JP H0627774 B2 JPH0627774 B2 JP H0627774B2
- Authority
- JP
- Japan
- Prior art keywords
- propagation
- fault
- failure
- input pin
- state
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路の故障シミユレーシヨン方式に関す
る。
る。
従来の故障シミユレーシヨン方式は、前テストの回路の
状態を故障リストを用いて記憶しておく第１の方式（パ
ラレル方式、デイダクテイブ方式、コンカレント方式）
と、前テストの状態を記憶しない第２の方式（ＳＦＰ：
Single FaultProp agation方式）とに大別される。
状態を故障リストを用いて記憶しておく第１の方式（パ
ラレル方式、デイダクテイブ方式、コンカレント方式）
と、前テストの状態を記憶しない第２の方式（ＳＦＰ：
Single FaultProp agation方式）とに大別される。
第１の方式は、組合せ回路、順序回路とも適用可能であ
るが、第２の方式は、組合せ回路に対してのみ適用可能
である。
るが、第２の方式は、組合せ回路に対してのみ適用可能
である。
第１の方式は、シミユレーシヨンの各時刻における故障
の伝搬経路を忠実に故障リストを用いて実現するため、
故障リスト格納のための大規模エリアが必要であり、ま
た、故障伝搬状態の変化に応じて、故障リストを頻繁に
追加，削除する必要があり、処理時間の増加を持たらす
という問題がある。
の伝搬経路を忠実に故障リストを用いて実現するため、
故障リスト格納のための大規模エリアが必要であり、ま
た、故障伝搬状態の変化に応じて、故障リストを頻繁に
追加，削除する必要があり、処理時間の増加を持たらす
という問題がある。
また、第２の方式は、各テスト、各故障ごとに独立に処
理し、各故障の伝搬経路を特に記憶しないため、故障リ
ストは不要であり、所要メモリ量は少くてすむ。しか
し、前テストでの故障伝搬状態が不明であるため、信号
変化の少いテスト・パタンに対しては、前テストと重複
する無駄な処理を実行せざるを得ないため、処理時間の
短縮ができないという問題がある。
理し、各故障の伝搬経路を特に記憶しないため、故障リ
ストは不要であり、所要メモリ量は少くてすむ。しか
し、前テストでの故障伝搬状態が不明であるため、信号
変化の少いテスト・パタンに対しては、前テストと重複
する無駄な処理を実行せざるを得ないため、処理時間の
短縮ができないという問題がある。
本発明の目的は、上記の問題点を除去し、少いメモリ量
で高速な処理が可能となる故障シミユレーシヨン方式を
提供することにある。
で高速な処理が可能となる故障シミユレーシヨン方式を
提供することにある。
１テストで検出される故障は、全故障の約２〜３％と少
く、シユミレーシヨン結果としては、この検出故障に対
する情報のみが必要である。従つて、そのテストで検出
されない故障を、高速に識別できれば、処理対象故障数
を削減でき高速化に結びつく。
く、シユミレーシヨン結果としては、この検出故障に対
する情報のみが必要である。従つて、そのテストで検出
されない故障を、高速に識別できれば、処理対象故障数
を削減でき高速化に結びつく。
識別方法としては、「故障の顕現と故障の伝搬が故障検
出の必要十分条件である」という自然法則から導かれる
「伝搬不能故障は検出不能である」という事実を利用す
る。
出の必要十分条件である」という自然法則から導かれる
「伝搬不能故障は検出不能である」という事実を利用す
る。
故障の伝搬不能性を判別するために、前テストで伝搬不
能であつた故障の伝搬阻止ゲート（伝搬フロンテイア）
の状態のみ記憶しておく。この故障の伝搬阻止ゲートの
状態が変化しない限り、伝搬フロンテイアを越えて故障
が伝搬することはあり得ず、容易に伝搬不能性をチエツ
クできる。
能であつた故障の伝搬阻止ゲート（伝搬フロンテイア）
の状態のみ記憶しておく。この故障の伝搬阻止ゲートの
状態が変化しない限り、伝搬フロンテイアを越えて故障
が伝搬することはあり得ず、容易に伝搬不能性をチエツ
クできる。
このようにして、伝搬不能故障を高速に識別し、施行故
障数を削減することにより、処理時間を短縮することを
特徴とする。
障数を削減することにより、処理時間を短縮することを
特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
第１図はあるテスト・パターンにおける故障の伝搬状態
を示す説明図である。１〜４はＡＮＤゲートを、５，６
は出力エツジンピンを示している。２１はＡＮＤゲート
１の出力ピンに仮定された故障である。テスト・パター
ンでは、この故障２１は、ＡＮＤゲート３の入力ピン１
１、ＡＮＤゲート４の入力ピン１３まで伝搬するが、入
力ピン１２，１４，１５の論理値がそれぞれ“０”であ
るため出力ピン側への伝搬が阻止される。したがつて、
出力エツジンピン５，６まで故障２１は伝搬せず、この
故障２１は伝搬不能である。
を示す説明図である。１〜４はＡＮＤゲートを、５，６
は出力エツジンピンを示している。２１はＡＮＤゲート
１の出力ピンに仮定された故障である。テスト・パター
ンでは、この故障２１は、ＡＮＤゲート３の入力ピン１
１、ＡＮＤゲート４の入力ピン１３まで伝搬するが、入
力ピン１２，１４，１５の論理値がそれぞれ“０”であ
るため出力ピン側への伝搬が阻止される。したがつて、
出力エツジンピン５，６まで故障２１は伝搬せず、この
故障２１は伝搬不能である。
このような伝搬不能を第２図に示すテーブルを用いて記
憶する。入力ピン対応のポインタ格納テーブル５１は各
入力ピン対応にエントリを有するポインタ格納エリアで
あり、このポインタは故障番号格納エリアをチエインす
る。例えば、入力ピン１１に対応するエントリ３１に
は、故障２１を格納する故障格納エリア５２を指すポイ
ンタが、また、入力ピン１３に対応するエントリ３３に
も故障２１を格納する故障格納エリア５３を指すポイン
タが格納される。また、故障対応のポインタ格納テーブ
ル６１は、各故障対応にエントリを有するポインタ格納
エリアであり、このポインタは、入力ピン番号格納エリ
アをチエインする。
憶する。入力ピン対応のポインタ格納テーブル５１は各
入力ピン対応にエントリを有するポインタ格納エリアで
あり、このポインタは故障番号格納エリアをチエインす
る。例えば、入力ピン１１に対応するエントリ３１に
は、故障２１を格納する故障格納エリア５２を指すポイ
ンタが、また、入力ピン１３に対応するエントリ３３に
も故障２１を格納する故障格納エリア５３を指すポイン
タが格納される。また、故障対応のポインタ格納テーブ
ル６１は、各故障対応にエントリを有するポインタ格納
エリアであり、このポインタは、入力ピン番号格納エリ
アをチエインする。
例えば、故障２１に対応するエントリ４１には、入力ピ
ン１１を格納する入力ピン格納エリア６２を指すポイン
タが格納され、また、入力ピン格納エリア６２には、入
力ピン１３を格納する入力ピン格納エリア６３を指すポ
インタが格納される。
ン１１を格納する入力ピン格納エリア６２を指すポイン
タが格納され、また、入力ピン格納エリア６２には、入
力ピン１３を格納する入力ピン格納エリア６３を指すポ
インタが格納される。
次に、入力ピン１１〜１５の伝搬可能性をチエツクする
論理値格納テーブルについて説明する。
論理値格納テーブルについて説明する。
第３図は、論理値格納テーブルを示す説明図である。１
１１〜１１５は、論理値格納テーブル１００における入
力ピン１１〜１５の論理値を格納するエントリであり、
例えば、エントリ１１１には入力ピンの論理値として
“１”が格納される。同様にして、エントリ１１２〜１
１５には、入力ピン１２〜１５の論理値として、
“０”，“１”，“０”，“０”が格納される。論理値
格納テーブル１００の各エントリ１１１〜１１５の内容
は、入力論理値が変化することに更新される。
１１〜１１５は、論理値格納テーブル１００における入
力ピン１１〜１５の論理値を格納するエントリであり、
例えば、エントリ１１１には入力ピンの論理値として
“１”が格納される。同様にして、エントリ１１２〜１
１５には、入力ピン１２〜１５の論理値として、
“０”，“１”，“０”，“０”が格納される。論理値
格納テーブル１００の各エントリ１１１〜１１５の内容
は、入力論理値が変化することに更新される。
次に、第４図のフローチヤートにより本発明の動作例を
説明する。論理値格納テーブル１００の各エントリ１１
１〜１１５が上記の状態のとき、次のテスト・パターン
でＡＮＤゲート４の入力ピン１４の論理値が“０”から
“１”に変化したとする。このとき、論理値格納テーブ
ル１００のエントリ１１４が“０”から“１”に更新さ
れる。
説明する。論理値格納テーブル１００の各エントリ１１
１〜１１５が上記の状態のとき、次のテスト・パターン
でＡＮＤゲート４の入力ピン１４の論理値が“０”から
“１”に変化したとする。このとき、論理値格納テーブ
ル１００のエントリ１１４が“０”から“１”に更新さ
れる。
まず、入力信号が変化したＡＮＤゲートの入力ピン１３
について、伝搬可能性のチエツクを行う（ステツプ２１
０，２２０）。入力ピン１３は、前テストの同じく伝搬
不能であり、入力ピン１１の状態も不変化であるため、
故障２１の伝搬状態は、前テストと同じく変化しておら
ず、この故障２１は、本テストでも検出不能であること
が容易に判定できる。
について、伝搬可能性のチエツクを行う（ステツプ２１
０，２２０）。入力ピン１３は、前テストの同じく伝搬
不能であり、入力ピン１１の状態も不変化であるため、
故障２１の伝搬状態は、前テストと同じく変化しておら
ず、この故障２１は、本テストでも検出不能であること
が容易に判定できる。
さらに、次のテスト・パターンで、ＡＮＤゲート４の入
力ピン１５の論理値が“０”から“１”に変化したもの
とする。このとき、論理値格納テーブル１００のエント
リ１１５が“０”から“１”に更新される。まず、入力
ピン１３が伝搬可能状態に変化したかチエツクする（ス
テツプ２１０，２２０）。入力ピン１３が伝搬可能状態
に変化しているため、テーブル５１のエントリ３３から
チエインされている故障格納エリア５３に格納されてい
る故障２１を伝搬可能性有り故障としてリストアツプす
る。この際、故障２１に関する伝搬状態を入力ピン対応
のポインタ格納テーブル５１、故障対応のポインタ格納
テーブル６１から取り除く（ステツプ２３０）。このよ
うにして、リストアップされたすべての伝搬可能性有り
故障に対し、伝搬処理を実行し、故障の影響が出力エッ
ジまで伝搬するかどうかをチェックする（ステップ２４
０，２５０）。もし、伝搬不能な場合にはその伝搬阻止
ゲート（伝搬フロンティア）の状態をテーブル５１，６
１に登録する（ステップ２６０）。伝搬可能な故障は伝
搬阻止ゲートを有さないため、次のテストでは、無条件
に伝搬試行の対象とする。
力ピン１５の論理値が“０”から“１”に変化したもの
とする。このとき、論理値格納テーブル１００のエント
リ１１５が“０”から“１”に更新される。まず、入力
ピン１３が伝搬可能状態に変化したかチエツクする（ス
テツプ２１０，２２０）。入力ピン１３が伝搬可能状態
に変化しているため、テーブル５１のエントリ３３から
チエインされている故障格納エリア５３に格納されてい
る故障２１を伝搬可能性有り故障としてリストアツプす
る。この際、故障２１に関する伝搬状態を入力ピン対応
のポインタ格納テーブル５１、故障対応のポインタ格納
テーブル６１から取り除く（ステツプ２３０）。このよ
うにして、リストアップされたすべての伝搬可能性有り
故障に対し、伝搬処理を実行し、故障の影響が出力エッ
ジまで伝搬するかどうかをチェックする（ステップ２４
０，２５０）。もし、伝搬不能な場合にはその伝搬阻止
ゲート（伝搬フロンティア）の状態をテーブル５１，６
１に登録する（ステップ２６０）。伝搬可能な故障は伝
搬阻止ゲートを有さないため、次のテストでは、無条件
に伝搬試行の対象とする。
以上、説明したように、前テストでの故障の伝搬状態を
もとに、信号変化ゲートの入力ピンの伝搬可能性をチエ
ツクするだけで、次のテストでの故障の伝搬可能性を容
易にチエツクでき、無駄な故障伝搬処理の試行を節減す
ることが可能であり、高速化を達成できる。
もとに、信号変化ゲートの入力ピンの伝搬可能性をチエ
ツクするだけで、次のテストでの故障の伝搬可能性を容
易にチエツクでき、無駄な故障伝搬処理の試行を節減す
ることが可能であり、高速化を達成できる。
以上の説明から明らかなように、本発明によれば、伝搬
不能故障の大部分を容易に識別でき、試行故障数を大幅
に削減することができ、故障シミユレーシヨンの処理時
間を短縮する効果がある。
不能故障の大部分を容易に識別でき、試行故障数を大幅
に削減することができ、故障シミユレーシヨンの処理時
間を短縮する効果がある。
例えば、１０００ゲート、９００故障の回路において１
４０テスト・パターンを印加したときの試行故障数は本
手法を用いなかつた場合１４Ｋ個であつたが、本手法を
用いたことにより、３．５Ｋ個に削減できる。
４０テスト・パターンを印加したときの試行故障数は本
手法を用いなかつた場合１４Ｋ個であつたが、本手法を
用いたことにより、３．５Ｋ個に削減できる。
第１図は故障の伝搬状態の一例を示す説明図、第２図は
その伝搬状態を記憶するためのテーブル構造とその内容
の一例を示す説明図、第３図は論理値格納テーブルを示
す説明図、第４図は本発明の動作例を示すフローチヤー
トである。 １〜４……ＡＮＤゲート、５，６……出力エツジピン、
１１〜１５……入力ピン、２１……故障、５１……入力
ピン対応のポインタ格納テーブル、５２，５３……故障
格納エリア、６１……故障対応のポインタ格納テーブ
ル、６２，６３……入力ピン格納エリア。
その伝搬状態を記憶するためのテーブル構造とその内容
の一例を示す説明図、第３図は論理値格納テーブルを示
す説明図、第４図は本発明の動作例を示すフローチヤー
トである。 １〜４……ＡＮＤゲート、５，６……出力エツジピン、
１１〜１５……入力ピン、２１……故障、５１……入力
ピン対応のポインタ格納テーブル、５２，５３……故障
格納エリア、６１……故障対応のポインタ格納テーブ
ル、６２，６３……入力ピン格納エリア。
Claims (1)
- 【請求項１】記憶装置を有する電子計算機を用いてテス
トパターンを逐次入力しながら仮定された故障を含む論
理回路をシミュレーションする際に、該故障を示す情報
の出力を不能にする伝搬阻止ゲートの状態を該記憶装置
に記録し、当該テストパターンに対して前記伝搬阻止ゲ
ートの状態が変化しなかった故障を検出不能と判定し、
該故障以外を故障伝搬の対象としてシミュレーションす
ることを特徴とする故障シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015164A JPH0627774B2 (ja) | 1984-02-01 | 1984-02-01 | 故障シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015164A JPH0627774B2 (ja) | 1984-02-01 | 1984-02-01 | 故障シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161571A JPS60161571A (ja) | 1985-08-23 |
| JPH0627774B2 true JPH0627774B2 (ja) | 1994-04-13 |
Family
ID=11881157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015164A Expired - Lifetime JPH0627774B2 (ja) | 1984-02-01 | 1984-02-01 | 故障シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627774B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2943161B2 (ja) * | 1989-07-11 | 1999-08-30 | 日本電気株式会社 | 故障シミュレーション方法 |
| JP2972558B2 (ja) * | 1995-09-14 | 1999-11-08 | 日本電気株式会社 | 論理回路の故障シミュレーション方法 |
-
1984
- 1984-02-01 JP JP59015164A patent/JPH0627774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161571A (ja) | 1985-08-23 |
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