JPH0628067A - 情報機器 - Google Patents
情報機器Info
- Publication number
- JPH0628067A JPH0628067A JP5123963A JP12396393A JPH0628067A JP H0628067 A JPH0628067 A JP H0628067A JP 5123963 A JP5123963 A JP 5123963A JP 12396393 A JP12396393 A JP 12396393A JP H0628067 A JPH0628067 A JP H0628067A
- Authority
- JP
- Japan
- Prior art keywords
- program
- rom
- cpu
- power supply
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002775 capsule Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】電源が低下した後の再開処理において、プログ
ラムの実行を効率的に行う。 【構成】電源低下がスレーブＣＰＵ１０から通知される
とメインＣＰＵ１は、プログラムの実行を中断しても支
障ないように実行の再開に必要な情報をＲＡＭ３に格納
する。つまり、メインＣＰＵ１はスレーブＣＰＵ１０か
ら電源の低下が報告されると、プログラムの実行の再開
に必要な情報を退避させた後、切りのいいところで処理
を中断させるのである。
ラムの実行を効率的に行う。 【構成】電源低下がスレーブＣＰＵ１０から通知される
とメインＣＰＵ１は、プログラムの実行を中断しても支
障ないように実行の再開に必要な情報をＲＡＭ３に格納
する。つまり、メインＣＰＵ１はスレーブＣＰＵ１０か
ら電源の低下が報告されると、プログラムの実行の再開
に必要な情報を退避させた後、切りのいいところで処理
を中断させるのである。
Description
【０００１】
【産業上の利用分野】本発明は、情報機器に関し、さら
に詳しくは電源低下後の再開処理を能率的に行う情報機
器に関する。
に詳しくは電源低下後の再開処理を能率的に行う情報機
器に関する。
【０００２】
【従来の技術】従来の情報機器は、いったん電源電圧が
低下し始めるとその後の再開処理は、再びプログラムを
一番初めから実行せねばならなく、能率が非常に悪かっ
た。
低下し始めるとその後の再開処理は、再びプログラムを
一番初めから実行せねばならなく、能率が非常に悪かっ
た。
【０００３】
【発明が解決しようとする課題】本発明は、上記の欠点
を除去し、いったん電源が低下した後の再開処理におい
て、プログラムの実行を効率的に行う情報機器を提供す
ることを目的とする。
を除去し、いったん電源が低下した後の再開処理におい
て、プログラムの実行を効率的に行う情報機器を提供す
ることを目的とする。
【０００４】
【課題を解決するための手段】本発明は、装置全体の制
御を行うメインＣＰＵと、電源部を制御する第１のスレ
ーブＣＰＵと、表示部及び業務プログラムの格納される
ＲＯＭを収納するＲＯＭカプセルを制御する第２のスレ
ーブＣＰＵと、装置全体を制御する基本プログラムが格
納されるＲＯＭと、前記基本プログラムの作業領域であ
り、又、ユーザーが使用できる領域であるＲＡＭとから
なることを特徴とする。
御を行うメインＣＰＵと、電源部を制御する第１のスレ
ーブＣＰＵと、表示部及び業務プログラムの格納される
ＲＯＭを収納するＲＯＭカプセルを制御する第２のスレ
ーブＣＰＵと、装置全体を制御する基本プログラムが格
納されるＲＯＭと、前記基本プログラムの作業領域であ
り、又、ユーザーが使用できる領域であるＲＡＭとから
なることを特徴とする。
【０００５】
【作用】本発明は、電源が復帰した時、プログラムの実
行を最初からでなく、電源が低下する前の段階のところ
から続けて実行する。
行を最初からでなく、電源が低下する前の段階のところ
から続けて実行する。
【０００６】
【実施例】図１は、本発明の一実施例を示す概略ブロッ
ク図である。メインＣＰＵ１は演算及び、システム全体
の制御を行うものである。又、メインＣＰＵ１は２つの
スレーブＣＰＵすなわちスレーブＣＰＵ５及びスレーブ
ＣＰＵ１０を持つ。そしてメインＣＰＵ１とスレーブＣ
ＰＵ５、スレーブＣＰＵ１０の間ではコマンドやデータ
のやりとりが行われる。スレーブＣＰＵ５は、表示のた
めのＬＣＤ（図示せず）を制御するＬＣＤコントロ−ラ
−として機能し、さらに、メインＣＰＵ１の指示により
ＲＯＭカプセル６の内容をＲＡＭ３にロードする。一
方、スレーブＣＰＵ１０はキーボード（図示せず）及び
クロック機能、さらに電源を制御する。次にＩ／Ｏポー
ト４は、他の周辺機器との接続を行い、インタラプトコ
ントローラ９は外部よりの割り込みを制御するものであ
る。さらに７はシリアルコントローラであり、８はタイ
マーである。そして、ＲＯＭ２は、プログラムに起動を
かけるためのプログラムが格納されておりＲＯＭカプセ
ル６にＲＯＭが格納されるとその格納されたＲＯＭの内
容がＲＯＭ２の起動プログラムによって、ＲＡＭ３にロ
ードされ、プログラムの実行が始まる。
ク図である。メインＣＰＵ１は演算及び、システム全体
の制御を行うものである。又、メインＣＰＵ１は２つの
スレーブＣＰＵすなわちスレーブＣＰＵ５及びスレーブ
ＣＰＵ１０を持つ。そしてメインＣＰＵ１とスレーブＣ
ＰＵ５、スレーブＣＰＵ１０の間ではコマンドやデータ
のやりとりが行われる。スレーブＣＰＵ５は、表示のた
めのＬＣＤ（図示せず）を制御するＬＣＤコントロ−ラ
−として機能し、さらに、メインＣＰＵ１の指示により
ＲＯＭカプセル６の内容をＲＡＭ３にロードする。一
方、スレーブＣＰＵ１０はキーボード（図示せず）及び
クロック機能、さらに電源を制御する。次にＩ／Ｏポー
ト４は、他の周辺機器との接続を行い、インタラプトコ
ントローラ９は外部よりの割り込みを制御するものであ
る。さらに７はシリアルコントローラであり、８はタイ
マーである。そして、ＲＯＭ２は、プログラムに起動を
かけるためのプログラムが格納されておりＲＯＭカプセ
ル６にＲＯＭが格納されるとその格納されたＲＯＭの内
容がＲＯＭ２の起動プログラムによって、ＲＡＭ３にロ
ードされ、プログラムの実行が始まる。
【０００７】ＲＡＭ３はＲＯＭ２に格納される基本プロ
グラムの作業領域、又はユーザーエリアとして使用され
る。
グラムの作業領域、又はユーザーエリアとして使用され
る。
【０００８】次に図１の実施例の基本ソフトウェア構成
を図２のブロック図を用いて説明する。
を図２のブロック図を用いて説明する。
【０００９】図２において上の方ほど高いソフトウェア
レベル（人間に近いレベル）になり、下の方ほど低いソ
フトウェアレベル（機械に近いレベル）になる。
レベル（人間に近いレベル）になり、下の方ほど低いソ
フトウェアレベル（機械に近いレベル）になる。
【００１０】まず、コンソロール・コマンド・プロセッ
サ（以下、ＣＣＰと略す。）２２は、コンソールから入
力されるコマンドを受け付け、対応するアプリケーショ
ンプログラム２１をロード、実行するプログラムであ
る。
サ（以下、ＣＣＰと略す。）２２は、コンソールから入
力されるコマンドを受け付け、対応するアプリケーショ
ンプログラム２１をロード、実行するプログラムであ
る。
【００１１】次に、ベーシック・ディスク・オペレーテ
ィングシステム（以下、ＢＤＯＳと略す。）２３は、Ｒ
ＡＭディスク及びフロッピ−ディスクのファイルを管理
するプログラムである。又、ベーシック・インプット・
アウトプットシステム（以下、ＢＩＯＳと略す。）２５
は、標準デバイス３０のハードウェアとオペレーティン
グシステムとの入出力インターフェイスプログラムであ
る。さらに、マイクロカセット・テープ・オペレーティ
ングシステム（以下、ＭＴＯＳと略す。）２４はマイク
ロカセットテープ（図示せず）のファイルを管理するプ
ログラムである。さらに、マイクロカセット・インプッ
ト・アウトプットシステム２６は、マイクロカセット３
１のハードウェアとオペレーティングシステムとの入出
力インターフェイスプログラムである。又、拡張ＢＩＯ
Ｓ２７は、拡張デバイス３２のハードウェアとオペレー
ティングシステムとの入出力インターフェイスプログラ
ムである。
ィングシステム（以下、ＢＤＯＳと略す。）２３は、Ｒ
ＡＭディスク及びフロッピ−ディスクのファイルを管理
するプログラムである。又、ベーシック・インプット・
アウトプットシステム（以下、ＢＩＯＳと略す。）２５
は、標準デバイス３０のハードウェアとオペレーティン
グシステムとの入出力インターフェイスプログラムであ
る。さらに、マイクロカセット・テープ・オペレーティ
ングシステム（以下、ＭＴＯＳと略す。）２４はマイク
ロカセットテープ（図示せず）のファイルを管理するプ
ログラムである。さらに、マイクロカセット・インプッ
ト・アウトプットシステム２６は、マイクロカセット３
１のハードウェアとオペレーティングシステムとの入出
力インターフェイスプログラムである。又、拡張ＢＩＯ
Ｓ２７は、拡張デバイス３２のハードウェアとオペレー
ティングシステムとの入出力インターフェイスプログラ
ムである。
【００１２】次に本発明の図１の実施例の動作を説明す
る。まず、ＲＯＭカプセル６に使用したい業務内容につ
いてのアプリケーションプログラムの格納されたＲＯＭ
を格納するとそのプログラムはメインＣＰＵ１からの指
示を受けたスレーブＣＰＵ５によってＲＡＭ３にロード
される。その後、ＣＰＵ１によって、システム全体の制
御がされ処理が進んでいく。そこで、今、電源電圧が低
下してきた場合を考える。この電源電圧の低下は、スレ
ーブＣＰＵ１０によって検知される。スレーブＣＰＵ１
０は、電源電圧の低下を検知すると、メインＣＰＵ１に
割り込みをかけメインＣＰＵ１にパワーフェイルを知ら
せる。
る。まず、ＲＯＭカプセル６に使用したい業務内容につ
いてのアプリケーションプログラムの格納されたＲＯＭ
を格納するとそのプログラムはメインＣＰＵ１からの指
示を受けたスレーブＣＰＵ５によってＲＡＭ３にロード
される。その後、ＣＰＵ１によって、システム全体の制
御がされ処理が進んでいく。そこで、今、電源電圧が低
下してきた場合を考える。この電源電圧の低下は、スレ
ーブＣＰＵ１０によって検知される。スレーブＣＰＵ１
０は、電源電圧の低下を検知すると、メインＣＰＵ１に
割り込みをかけメインＣＰＵ１にパワーフェイルを知ら
せる。
【００１３】これによりメインＣＰＵ１はただちにプロ
グラムの実行を中断し、もしマイクロカセット（図示せ
ず）がリード／ライト中であればその１ブロック分の処
理を終了した後、パワーフェイルの表示を行う。その
後、一定時間以内に電源スイッチ（図示せず）がオフさ
れない場合には、スレーブＣＰＵ１０が強制的に電源を
落とす。
グラムの実行を中断し、もしマイクロカセット（図示せ
ず）がリード／ライト中であればその１ブロック分の処
理を終了した後、パワーフェイルの表示を行う。その
後、一定時間以内に電源スイッチ（図示せず）がオフさ
れない場合には、スレーブＣＰＵ１０が強制的に電源を
落とす。
【００１４】又、プログラムの実行中断についてさらに
詳細に説明すると以下のようになる。電源低下がスレー
ブＣＰＵ１０から通知されるとメインＣＰＵ１は、プロ
グラムの実行を中断しても支障ないように実行の再開に
必要な情報をＲＡＭ３に格納する。そして、たとえばマ
イクロカセットのリードを行なっていれば、１ブロック
の途中で処理を中断しないで、ブロックの終わりまで完
全に読み出した後処理を中断する。つまり、メインＣＰ
Ｕ１はスレーブＣＰＵ１０から電源の低下が報告される
と、プログラムの実行の再開に必要な情報を退避させた
後、切りのいいところで処理を中断させるのである。
又、図１の実施例では、ＲＯＭ２及びＲＡＭ３は、それ
ぞれ単数個であるが、増設して複数個のＲＯＭ、複数個
のＲＡＭとして構成してもよい。又、メインＣＰＵ１、
スレーブＣＰＵ５、スレーブＣＰＵ１０は、それぞれ４
ビットマイクロプロセッサでも８ビットマイクロプロセ
ッサでも１６ビットマイクロプロセッサでもどれでもよ
い。
詳細に説明すると以下のようになる。電源低下がスレー
ブＣＰＵ１０から通知されるとメインＣＰＵ１は、プロ
グラムの実行を中断しても支障ないように実行の再開に
必要な情報をＲＡＭ３に格納する。そして、たとえばマ
イクロカセットのリードを行なっていれば、１ブロック
の途中で処理を中断しないで、ブロックの終わりまで完
全に読み出した後処理を中断する。つまり、メインＣＰ
Ｕ１はスレーブＣＰＵ１０から電源の低下が報告される
と、プログラムの実行の再開に必要な情報を退避させた
後、切りのいいところで処理を中断させるのである。
又、図１の実施例では、ＲＯＭ２及びＲＡＭ３は、それ
ぞれ単数個であるが、増設して複数個のＲＯＭ、複数個
のＲＡＭとして構成してもよい。又、メインＣＰＵ１、
スレーブＣＰＵ５、スレーブＣＰＵ１０は、それぞれ４
ビットマイクロプロセッサでも８ビットマイクロプロセ
ッサでも１６ビットマイクロプロセッサでもどれでもよ
い。
【００１５】
【発明の効果】本発明は、以上説明した様に電源の低下
を検知すると前もってメインＣＰＵが必要な処理をとれ
る。したがって、電源が復帰した時、プログラムの実行
を最初からでなく、電源が低下する前の段階のところか
ら続けて実行ができプログラムの実行を能率的に行える
という効果を有する。
を検知すると前もってメインＣＰＵが必要な処理をとれ
る。したがって、電源が復帰した時、プログラムの実行
を最初からでなく、電源が低下する前の段階のところか
ら続けて実行ができプログラムの実行を能率的に行える
という効果を有する。
【図１】本発明の１実施例のブロック図である。
【図２】本発明の基本ソフトウェア構成を示す図であ
る。
る。
１：メインＣＰＵ ２：ＲＯＭ ３：ＲＡＭ ５：スレーブＣＰＵ ６：ＲＯＭカプセル １０：スレーブＣＰＵ
Claims (1)
- 【請求項１】装置全体の制御を行うメインＣＰＵと、電
源部を制御する第１のスレーブＣＰＵと、表示部及び業
務プログラムの格納されるＲＯＭを収納するＲＯＭカプ
セルを制御する第２のスレーブＣＰＵと、装置全体を制
御する基本プログラムが格納されるＲＯＭと、前記基本
プログラムの作業領域であり、又、ユーザーが使用でき
る領域であるＲＡＭとからなることを特徴とする情報機
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123963A JPH0628067A (ja) | 1993-05-26 | 1993-05-26 | 情報機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123963A JPH0628067A (ja) | 1993-05-26 | 1993-05-26 | 情報機器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077871A Division JPS60221818A (ja) | 1984-04-18 | 1984-04-18 | 情報機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628067A true JPH0628067A (ja) | 1994-02-04 |
Family
ID=14873668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123963A Pending JPH0628067A (ja) | 1993-05-26 | 1993-05-26 | 情報機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628067A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105551A (en) * | 1980-01-28 | 1981-08-22 | Sharp Corp | System for controlling power-off processing of electronic apparatus |
| JPS5818642A (ja) * | 1981-07-27 | 1983-02-03 | Ricoh Co Ltd | 複写機の転写方法 |
-
1993
- 1993-05-26 JP JP5123963A patent/JPH0628067A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105551A (en) * | 1980-01-28 | 1981-08-22 | Sharp Corp | System for controlling power-off processing of electronic apparatus |
| JPS5818642A (ja) * | 1981-07-27 | 1983-02-03 | Ricoh Co Ltd | 複写機の転写方法 |
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