JPH0628152A - データ入力型論理演算装置 - Google Patents
データ入力型論理演算装置Info
- Publication number
- JPH0628152A JPH0628152A JP4178526A JP17852692A JPH0628152A JP H0628152 A JPH0628152 A JP H0628152A JP 4178526 A JP4178526 A JP 4178526A JP 17852692 A JP17852692 A JP 17852692A JP H0628152 A JPH0628152 A JP H0628152A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- logical operation
- connection matrix
- input type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 従来の演算ユニットでは，演算の種類が決ま
っているため，適用範囲が限定されていた。この演算に
少しでも汎用性を持たせることを目的とする。 【構成】 データ入力型論理演算装置は，結線マトリッ
クス１と，演算ユニット部と，論理演算データの入力用
のＸ，Ｙレジスタ５，９とを備えている。また，結線マ
トリックス１の論理アドレス指定用のアドレスレジスタ
１２と，入出力データ線間の結線関係を定めるデータを
結線マトリックス１へ入出力する入出力用のデータレジ
スタ１３とを備えている。更に，演算ユニット部から演
算結果を入力するＺレジスタとを備えている。演算ユニ
ット部は，ＡＮＤゲート１４及びＯＲゲート１６からな
り，結線マトリックス１を通して入力されたデータの論
理演算を行う。
っているため，適用範囲が限定されていた。この演算に
少しでも汎用性を持たせることを目的とする。 【構成】 データ入力型論理演算装置は，結線マトリッ
クス１と，演算ユニット部と，論理演算データの入力用
のＸ，Ｙレジスタ５，９とを備えている。また，結線マ
トリックス１の論理アドレス指定用のアドレスレジスタ
１２と，入出力データ線間の結線関係を定めるデータを
結線マトリックス１へ入出力する入出力用のデータレジ
スタ１３とを備えている。更に，演算ユニット部から演
算結果を入力するＺレジスタとを備えている。演算ユニ
ット部は，ＡＮＤゲート１４及びＯＲゲート１６からな
り，結線マトリックス１を通して入力されたデータの論
理演算を行う。
Description
【０００１】
【産業上の利用分野】本発明は，データ入力型論理演算
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来の演算装置は，予め定められた種類
の演算を行う算術演算機構と，その演算結果を入出力す
る入出力用のレジスタとを有していた。この算術演算機
構に与えられた命令を受け，この命令によって指定され
た演算を入力データに対して行い，演算結果を出力デー
タとして出力用レジスタに送り出していた。
の演算を行う算術演算機構と，その演算結果を入出力す
る入出力用のレジスタとを有していた。この算術演算機
構に与えられた命令を受け，この命令によって指定され
た演算を入力データに対して行い，演算結果を出力デー
タとして出力用レジスタに送り出していた。
【０００３】
【発明が解決しようとする課題】この従来の演算装置で
は，演算の種類が限定されているため，繁雑な演算の際
には，多数の命令を使用する必要があった。
は，演算の種類が限定されているため，繁雑な演算の際
には，多数の命令を使用する必要があった。
【０００４】また，この演算装置では，浮動小数点演
算，整数演算しかできなかったため，汎用性の面でも不
都合が多かった。更に，最下位ビットから最上位ビット
まで配列されたデータを逆転したり，あるいは，データ
の一部のみを取り出すような演算には，多数の命令が必
要であった。
算，整数演算しかできなかったため，汎用性の面でも不
都合が多かった。更に，最下位ビットから最上位ビット
まで配列されたデータを逆転したり，あるいは，データ
の一部のみを取り出すような演算には，多数の命令が必
要であった。
【０００５】そこで，本発明の技術的課題は，多種の演
算機能を有するデータ入力型論理演算装置を提供するこ
とにある。
算機能を有するデータ入力型論理演算装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明のデータ入力型論
理演算装置演算装置は，論理演算データを受け，入力デ
ータ線と出力データ線との間の結線関係にしたがって，
論理演算データ処理をする結線マトリックスと，当該結
線マトリックスを通して，入力されたデータの論理演算
を行う演算ユニット部とを有する結線マトリックス部を
備えたことを特徴としている。
理演算装置演算装置は，論理演算データを受け，入力デ
ータ線と出力データ線との間の結線関係にしたがって，
論理演算データ処理をする結線マトリックスと，当該結
線マトリックスを通して，入力されたデータの論理演算
を行う演算ユニット部とを有する結線マトリックス部を
備えたことを特徴としている。
【０００７】また，本発明のデータ入力型論理演算装置
においては，前記結線マトリックス部は，さらに，前記
結線マトリックスの論理アドレスを決定するアドレスレ
ジスタと，前記結線マトリックスの結線関係を定めるデ
ータを入出力するデータレジスタと，前記論理演算デー
タを受け前記結線マトリックスに送り出す第１の演算レ
ジスタと，前記演算ユニット部での演算結果に応じて演
算出力データを生成する第２の演算レジスタとを備えて
いることを特徴としている。
においては，前記結線マトリックス部は，さらに，前記
結線マトリックスの論理アドレスを決定するアドレスレ
ジスタと，前記結線マトリックスの結線関係を定めるデ
ータを入出力するデータレジスタと，前記論理演算デー
タを受け前記結線マトリックスに送り出す第１の演算レ
ジスタと，前記演算ユニット部での演算結果に応じて演
算出力データを生成する第２の演算レジスタとを備えて
いることを特徴としている。
【０００８】更に，本発明のデータ入力型論理演算装置
においては，前記第１の演算レジスタは，前記演算出力
データに応じて前記論理演算データを生成することを特
徴としている。
においては，前記第１の演算レジスタは，前記演算出力
データに応じて前記論理演算データを生成することを特
徴としている。
【０００９】
【作用】本発明のデータ入力型演算装置においては，入
出力用のデータレジスタから入力されたデータによっ
て，入力データ線と出力データ線との間の結線関係の論
理的な配線が決定し，その配線により，演算ユニット部
は第１の演算レジスタの論理演算データから論理演算
（ＡＮＤ，ＯＲ，ＮＯＴ等）を行い出力用の第２の演算
レジスタにその演算結果が転送される。また，第１の演
算レジスタは，第２の演算レジスタからの演算出力デー
タに応じて，論理演算データを生成することもできる。
出力用のデータレジスタから入力されたデータによっ
て，入力データ線と出力データ線との間の結線関係の論
理的な配線が決定し，その配線により，演算ユニット部
は第１の演算レジスタの論理演算データから論理演算
（ＡＮＤ，ＯＲ，ＮＯＴ等）を行い出力用の第２の演算
レジスタにその演算結果が転送される。また，第１の演
算レジスタは，第２の演算レジスタからの演算出力デー
タに応じて，論理演算データを生成することもできる。
【００１０】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は，本発明の第１実施例に係るデータ
入出力型論理演算装置５０を説明するためのブロック図
であり，この演算装置５０は，第１の演算レジスタであ
るＸレジスタ５とＹレジスタ９の両内容を演算し，演算
結果を第２の演算レジスタであるＺレジスタ１７から得
ることができる。具体的に言えば，本発明の実施例に係
るデータ入力型論理演算装置５０は，結線マトリックス
１と，この結線マトリックス１に，データバス２及びイ
ンバータ３を持つデータバス４を通して接続され，結線
マトリックス１に対して演算される第１のデータ信号を
出力するＸレジスタ（ＲＥＧＸ）５と，このＸレジスタ
５と同様に動作し，結線マトリックス１に，データバス
６及びとインバータ７を持つデータバス８を通して接続
されるＹレジスタ（ＲＥＧＹ）９と，結線マトリックス
１に，データバス１０及び１１を通して論理アドレスを
入力するアドレスレジスタ（ＡＤＲＳ）１２及び結線マ
トリックス１に論理演算データを入出力するデータレジ
スタ（ＤＡＴＡ）１３とを有している。更に，図示され
た演算装置５０は，結線マトリックス１からの出力に従
って，論理演算を行う演算ユニット部として，結線マト
リックス１に並設された複数のアンドゲート１４これら
に接続されたオアゲート１６，複数のオアゲート１６に
接続されたＺレジスタ（ＲＥＧＺ）１７，Ｚレジスタ１
７とは極性の異なる入力を保持する反転Ｚレジスタ（Ｒ
ＥＧＺＢ）１８と，これらのレジスタ５，９，１２及び
１３の入力側と，Ｚ及び反転Ｚレジスタ１７，１８の出
力側を相互に接続するバスライン１９，このバスライン
１９を入力側に有する外部バスインタフェイス（外部Ｂ
ＵＳ ＩＦ）２０，この外部バスインタフェイス２０に
接続されたコントロールジック２１とを備えている。
入出力型論理演算装置５０を説明するためのブロック図
であり，この演算装置５０は，第１の演算レジスタであ
るＸレジスタ５とＹレジスタ９の両内容を演算し，演算
結果を第２の演算レジスタであるＺレジスタ１７から得
ることができる。具体的に言えば，本発明の実施例に係
るデータ入力型論理演算装置５０は，結線マトリックス
１と，この結線マトリックス１に，データバス２及びイ
ンバータ３を持つデータバス４を通して接続され，結線
マトリックス１に対して演算される第１のデータ信号を
出力するＸレジスタ（ＲＥＧＸ）５と，このＸレジスタ
５と同様に動作し，結線マトリックス１に，データバス
６及びとインバータ７を持つデータバス８を通して接続
されるＹレジスタ（ＲＥＧＹ）９と，結線マトリックス
１に，データバス１０及び１１を通して論理アドレスを
入力するアドレスレジスタ（ＡＤＲＳ）１２及び結線マ
トリックス１に論理演算データを入出力するデータレジ
スタ（ＤＡＴＡ）１３とを有している。更に，図示され
た演算装置５０は，結線マトリックス１からの出力に従
って，論理演算を行う演算ユニット部として，結線マト
リックス１に並設された複数のアンドゲート１４これら
に接続されたオアゲート１６，複数のオアゲート１６に
接続されたＺレジスタ（ＲＥＧＺ）１７，Ｚレジスタ１
７とは極性の異なる入力を保持する反転Ｚレジスタ（Ｒ
ＥＧＺＢ）１８と，これらのレジスタ５，９，１２及び
１３の入力側と，Ｚ及び反転Ｚレジスタ１７，１８の出
力側を相互に接続するバスライン１９，このバスライン
１９を入力側に有する外部バスインタフェイス（外部Ｂ
ＵＳ ＩＦ）２０，この外部バスインタフェイス２０に
接続されたコントロールジック２１とを備えている。
【００１２】外部バスインターフェース（外部ＢＵＳ
ＩＦ）２０は，各レジスタ５，９，１７，１８とプロセ
ッサバス１９間のデータの転送を行うインターフェース
である。コントロールロジック２１は，演算ユニット５
０全体の制御を行い，主に外部バスインターフェース２
０を制御する。
ＩＦ）２０は，各レジスタ５，９，１７，１８とプロセ
ッサバス１９間のデータの転送を行うインターフェース
である。コントロールロジック２１は，演算ユニット５
０全体の制御を行い，主に外部バスインターフェース２
０を制御する。
【００１３】データ入力型論理演算装置５０の外部に
は，外部ＢＵＳ ＩＦ２０に対してデータバス２２，２
３及び２４を介して接続されたＣＰＵ２５と，このＣＰ
Ｕ２５のアドレス，入出力命令Ｉ／Ｏを入力するデコー
ダが設けられ，アドレス，入出力命令デコードされた
後，制御信号（ＣＳ）としてコントロールロジック２１
に送り出される。また，ＣＰＵ２５の読出命令（Ｒ
Ｄ），書込命令（ＷＲ）は直接コントロールロジック２
１に接続される。
は，外部ＢＵＳ ＩＦ２０に対してデータバス２２，２
３及び２４を介して接続されたＣＰＵ２５と，このＣＰ
Ｕ２５のアドレス，入出力命令Ｉ／Ｏを入力するデコー
ダが設けられ，アドレス，入出力命令デコードされた
後，制御信号（ＣＳ）としてコントロールロジック２１
に送り出される。また，ＣＰＵ２５の読出命令（Ｒ
Ｄ），書込命令（ＷＲ）は直接コントロールロジック２
１に接続される。
【００１４】ここでＸレジスタ５及びＹレジスタ９は，
演算のソースとなる論理演算データを送り出すレジスタ
であり各々１６ｂｉｔ幅である。また，図において，右
側のＺレジスタ１７及び反転Ｚレジスタ１８は，Ｘレジ
スタ５とＹレジスタ９との演算結果を保持するレジスタ
であり，反転Ｚレジスタ１８にはＺレジスタ１７の反転
データが入っている。また，これらのＺレジスタ１７及
び反転Ｚレジスタ １８から，演算結果に応じて，演算
出力データがＸレジスタ５及びＹレジスタ９に出力され
る。さらに，図の左側のアドレスレジスタ（ＡＤＲＳ）
１２は，結線マトリックス１へバスライン１０を通じて
論理データを順次入力する時の論理番地，即ち，結線マ
トリックス１の各番地を指定する。データレジスタ（Ｄ
ＡＴＡ）６には，結線マトリックス１へバスライン１１
を通じて各番地のオン・オフを定めるデータが，順次Ｃ
ＰＵ２５から外部ＢＵＳ ＩＦ２０を介して入力され，
結線マトリックスの結線関係が定められる。
演算のソースとなる論理演算データを送り出すレジスタ
であり各々１６ｂｉｔ幅である。また，図において，右
側のＺレジスタ１７及び反転Ｚレジスタ１８は，Ｘレジ
スタ５とＹレジスタ９との演算結果を保持するレジスタ
であり，反転Ｚレジスタ１８にはＺレジスタ１７の反転
データが入っている。また，これらのＺレジスタ１７及
び反転Ｚレジスタ １８から，演算結果に応じて，演算
出力データがＸレジスタ５及びＹレジスタ９に出力され
る。さらに，図の左側のアドレスレジスタ（ＡＤＲＳ）
１２は，結線マトリックス１へバスライン１０を通じて
論理データを順次入力する時の論理番地，即ち，結線マ
トリックス１の各番地を指定する。データレジスタ（Ｄ
ＡＴＡ）６には，結線マトリックス１へバスライン１１
を通じて各番地のオン・オフを定めるデータが，順次Ｃ
ＰＵ２５から外部ＢＵＳ ＩＦ２０を介して入力され，
結線マトリックスの結線関係が定められる。
【００１５】結線マトリックス１は，図２（ａ）で示す
ように，各線の接続／未接続の情報により，結線関係を
表すマトリックスで，交差点には，後述するようにフリ
ップフロップが用いられており，このフリップフロップ
には，縦横の結線を接続するかしないかの情報が記憶さ
れている。図２において，交差点の黒丸●は接続されて
いることを示し，白丸○は未接続を示している。これら
の接続／未接続の情報は，データレジスタ１３に保持さ
れたデータによって指示される。
ように，各線の接続／未接続の情報により，結線関係を
表すマトリックスで，交差点には，後述するようにフリ
ップフロップが用いられており，このフリップフロップ
には，縦横の結線を接続するかしないかの情報が記憶さ
れている。図２において，交差点の黒丸●は接続されて
いることを示し，白丸○は未接続を示している。これら
の接続／未接続の情報は，データレジスタ１３に保持さ
れたデータによって指示される。
【００１６】図２（ｂ）は，図２（ａ）の結線マトリッ
クスの論理を示す図である。Ｘレジスタ（ＲＥＧＸ；…
ＲＥＧＸi ，ＲＥＧＸi+1 …）から並列にデータが延び
ており，且つ，アドレスレジスタに（図１）の各段から
もデータラインが延びている。両データとＡＮＤゲート
１ｂによって構成されたスイッチが設けられている。こ
こで，Ｘレジスタの各段はＡＮＤゲートに接続され，他
方，アドレスレジスタ１２からのデータラインは，フリ
ップフロップ１ａのクロック端子に接続されている。ま
た，各フリップフロップ１ａの出力端子Ｑは，ＡＮＤゲ
ート１ｂに接続されている。この構成は，アドレスレジ
スタ１２によって，０〜５１１までの結線マロリックス
１のアドレスが指定され，Ｘレジスタ５の各段のオン・
オフが決定される。このような結線マトリックス１を構
成するには，８１９２個のフリップフロップが必要とな
り，結線マトリックス１のデータ幅を１６ビットとする
と０番地〜５１１番地までアドレスが必要となる。した
がって，アドレスレジスタ１２は，９ ビット必要とな
る。
クスの論理を示す図である。Ｘレジスタ（ＲＥＧＸ；…
ＲＥＧＸi ，ＲＥＧＸi+1 …）から並列にデータが延び
ており，且つ，アドレスレジスタに（図１）の各段から
もデータラインが延びている。両データとＡＮＤゲート
１ｂによって構成されたスイッチが設けられている。こ
こで，Ｘレジスタの各段はＡＮＤゲートに接続され，他
方，アドレスレジスタ１２からのデータラインは，フリ
ップフロップ１ａのクロック端子に接続されている。ま
た，各フリップフロップ１ａの出力端子Ｑは，ＡＮＤゲ
ート１ｂに接続されている。この構成は，アドレスレジ
スタ１２によって，０〜５１１までの結線マロリックス
１のアドレスが指定され，Ｘレジスタ５の各段のオン・
オフが決定される。このような結線マトリックス１を構
成するには，８１９２個のフリップフロップが必要とな
り，結線マトリックス１のデータ幅を１６ビットとする
と０番地〜５１１番地までアドレスが必要となる。した
がって，アドレスレジスタ１２は，９ ビット必要とな
る。
【００１７】次に，本発明の実施例に係る演算装置の動
作について説明する。
作について説明する。
【００１８】まず，第１段階としてＣＰＵ２５より，外
部バスインタフェース（ＢＵＳ ＩＦ）２０を通してア
ドレスレジスタ１２へ結線マトリックス０の番地をセッ
トする。
部バスインタフェース（ＢＵＳ ＩＦ）２０を通してア
ドレスレジスタ１２へ結線マトリックス０の番地をセッ
トする。
【００１９】次に，第２段階として，同様の方法によリ
データレジスタ１３へ，論理演算データにより結線パタ
ーンをセットする。これにより，０番地では，Ｘレジス
タ５のどの段を選択するかが決定される。
データレジスタ１３へ，論理演算データにより結線パタ
ーンをセットする。これにより，０番地では，Ｘレジス
タ５のどの段を選択するかが決定される。
【００２０】第３段階として，第１及び第２段階の処理
を全ての結線マトリックス１の番地に対して実行する
（５１２回行われる） 第４段階として，Ｘレジスタ５に，第１の論理演算デー
タがセットされる。
を全ての結線マトリックス１の番地に対して実行する
（５１２回行われる） 第４段階として，Ｘレジスタ５に，第１の論理演算デー
タがセットされる。
【００２１】第５段階として，Ｙレジスタ９に，第２の
論理演算データがセットされる。
論理演算データがセットされる。
【００２２】第６段階では，この結果としれ，結線パタ
ーンに対応した出力が結線マトリックス１から出力さ
れ，Ｚレジスタ１７及び反転Ｚレジスタ１８より演算出
力データをＸレジスタ及びＹレジスタに入力する。
ーンに対応した出力が結線マトリックス１から出力さ
れ，Ｚレジスタ１７及び反転Ｚレジスタ１８より演算出
力データをＸレジスタ及びＹレジスタに入力する。
【００２３】第７段階として，以後，必要な回数だけ第
４乃至６段階の処理を実行し，演算結果を得ることがで
きる。
４乃至６段階の処理を実行し，演算結果を得ることがで
きる。
【００２４】このような構成の本発明の第１実施例に係
る演算装置を用いた演算の具体例について説明する。
る演算装置を用いた演算の具体例について説明する。
【００２５】図３は，１６ビットデータのＭＳＢ（最上
位ビット），ＬＳＢ（最下位ビット）を反転する場合を
示している。まず，結線マトリックス１のフリップフロ
ップにデータを入力し，Ｘレジスタ５の各段におけるフ
リップフロップ１ａのオン・オフ出力されるＺレジスタ
１７の各段に対応して決定する。
位ビット），ＬＳＢ（最下位ビット）を反転する場合を
示している。まず，結線マトリックス１のフリップフロ
ップにデータを入力し，Ｘレジスタ５の各段におけるフ
リップフロップ１ａのオン・オフ出力されるＺレジスタ
１７の各段に対応して決定する。
【００２６】次に，Ｘレジスタに演算される第１の論理
演算データを入力する。この場合，Ｘ，Ｙどちらかのレ
ジスタひとつを入力すれば良い。次に，適当な演算処理
に必要な時間を置く。外部のＣＰＵにて適当な数のＩ／
Ｏ命令等を実行する。
演算データを入力する。この場合，Ｘ，Ｙどちらかのレ
ジスタひとつを入力すれば良い。次に，適当な演算処理
に必要な時間を置く。外部のＣＰＵにて適当な数のＩ／
Ｏ命令等を実行する。
【００２７】続いて，Ｚレジスタより，演算結果を示す
演算出力データを入力する。
演算出力データを入力する。
【００２８】この場合，通常においては，ＣＰＵ２５で
行う場合に多数の命令が必要であるが，本発明の実施例
に係るデータ入力型論理演算装置５０を用いると，入出
力のＩＯ命令２つで処理することができる。
行う場合に多数の命令が必要であるが，本発明の実施例
に係るデータ入力型論理演算装置５０を用いると，入出
力のＩＯ命令２つで処理することができる。
【００２９】図４は１６ｂｉｔデータを１／２に間引き
８ｂｉｔデータにする場合を示している。図３で示す具
体例と同様な操作で，入出力のＩ／Ｏ命令２つで処理す
ることができた。
８ｂｉｔデータにする場合を示している。図３で示す具
体例と同様な操作で，入出力のＩ／Ｏ命令２つで処理す
ることができた。
【００３０】以上のように，本発明の実施例に係るデー
タ入力型論理演算装置によれば，ＣＰＵ２５では数十命
令の処理を，入出力命令の２つに置きかえることができ
る。
タ入力型論理演算装置によれば，ＣＰＵ２５では数十命
令の処理を，入出力命令の２つに置きかえることができ
る。
【００３１】以上までは，Ｘレジスタのみを使用した場
合について説明したが，以下にＸレジスタ及びＹレジス
タの双方を使用した場合について説明する。
合について説明したが，以下にＸレジスタ及びＹレジス
タの双方を使用した場合について説明する。
【００３２】図５は本発明の第２実施例に係るデータ入
力型論理演算装置に示す図である。図５の第２実施例に
係るデータ入力型論理演算装置は，加算を実行するため
に，論理をフィードバックするフィードバック回路３０
が必要である。フィードバック回路３０は，前述の演算
ユニットと同様に結線マトリックスに接続されたアンド
ゲート１４及びオアゲート１６とを備え，オアゲート１
６からの出力はそのまま，結線マトリックス１に，直接
又はインバータ回路３１を介して入力される。フリップ
フロップの数は，Ｘ，Ｙレジスタ５，９双方を使う場合
も，上記Ｘレジスタ５単独の場合と殆ど相違しない。
尚，このブロック図には，各レジスタを結ぶバス，外部
バスＩＦコントロールロジックを省略している。
力型論理演算装置に示す図である。図５の第２実施例に
係るデータ入力型論理演算装置は，加算を実行するため
に，論理をフィードバックするフィードバック回路３０
が必要である。フィードバック回路３０は，前述の演算
ユニットと同様に結線マトリックスに接続されたアンド
ゲート１４及びオアゲート１６とを備え，オアゲート１
６からの出力はそのまま，結線マトリックス１に，直接
又はインバータ回路３１を介して入力される。フリップ
フロップの数は，Ｘ，Ｙレジスタ５，９双方を使う場合
も，上記Ｘレジスタ５単独の場合と殆ど相違しない。
尚，このブロック図には，各レジスタを結ぶバス，外部
バスＩＦコントロールロジックを省略している。
【００３３】図６は図５のデータ入力型論理演算装置の
結線マトリックスを示している。図６においては，簡略
化のために，Ｘ，Ｙ，Ｚレジスタのビット幅を４ビット
とし，最上位ビットの桁上がりは，無視している。この
データ入力型論理演算装置の加算動作は次のように示さ
れる。最下位ビットは，以下の数１式及び数２式で示さ
れる。
結線マトリックスを示している。図６においては，簡略
化のために，Ｘ，Ｙ，Ｚレジスタのビット幅を４ビット
とし，最上位ビットの桁上がりは，無視している。この
データ入力型論理演算装置の加算動作は次のように示さ
れる。最下位ビットは，以下の数１式及び数２式で示さ
れる。
【００３４】
【数１】
【００３５】
【数２】
【００３６】また，その他のビットは，次の数３式及び
数４式で示される。
数４式で示される。
【００３７】
【数３】
【００３８】
【数４】
【００３９】以上説明したように，第２実施例に係るデ
ータ入力型論理演算装置によって論理演算がなされる。
ータ入力型論理演算装置によって論理演算がなされる。
【００４０】
【発明の効果】以上，説明したように，本発明において
は，結線マトリックスに従って，論理演算を行うように
したので，多種の演算を行うことができる汎用性のある
データ入力型論理演算装置を提供することができる。
は，結線マトリックスに従って，論理演算を行うように
したので，多種の演算を行うことができる汎用性のある
データ入力型論理演算装置を提供することができる。
【図１】本発明の第１実施例に係るデータ入力型論理演
算装置のブロック図である。
算装置のブロック図である。
【図２】本発明の第１実施例に係る結線マトリックスの
実現方法を示す図で，（ａ）は結線マトリックスのイメ
ージ，（ｂ）は結線マトリックスの論理を夫々示す。
実現方法を示す図で，（ａ）は結線マトリックスのイメ
ージ，（ｂ）は結線マトリックスの論理を夫々示す。
【図３】図１のデータ入力型論理演算装置の演算動作の
一具体例を示す図である。
一具体例を示す図である。
【図４】図１のデータ入力型論理演算装置の演算動作の
他の具体例を示す図である。
他の具体例を示す図である。
【図５】本発明の第２実施例に係るデータ入力型論理演
算装置のブロック図である。
算装置のブロック図である。
【図６】図５のデータ入力型論理演算装置の演算動作の
具体例を示す図である。
具体例を示す図である。
１ 結線マトリックス ５ 演算入力用Ｘレジスタ（ＲＥＧＸ） ９ 演算入力用Ｙレジスタ（ＲＥＧＹ） １７ 演算出力用Ｚレジスタ（ＲＥＧＺ） １８ 演算出力用反転Ｚレジスタ（ＲＥＧＺＢ） １２ アドレスレジスタ（ＡＤＲＳ） １３ データレジスタ（ＤＡＴＡ） ２０ 外部バスインターフェース（外部ＢＵＳ Ｉ
Ｆ） ２１ コントロールロジック ２５ ＣＰＵ ２６ デコーダ ３０ フードバック回路 ５０ データ入力型論理演算装置
Ｆ） ２１ コントロールロジック ２５ ＣＰＵ ２６ デコーダ ３０ フードバック回路 ５０ データ入力型論理演算装置
Claims (3)
- 【請求項１】 論理演算データを受け，入力データ線と
出力データ線との間の結線関係にしたがって，論理演算
データ処理をする結線マトリックスと，当該結線マトリ
ックスを通して，入力されたデータの論理演算を行う演
算ユニット部とを有する結線マトリックス部を備えたこ
とを特徴とするデータ入力型論理演算装置。 - 【請求項２】 請求項１記載のデータ入力型論理演算装
置において，前記結線マトリックス部は，さらに，前記
結線マトリックスの論理アドレスを決定するアドレスレ
ジスタと，前記結線マトリックスの結線関係を定めるデ
ータを入出力するデータレジスタと，前記論理演算デー
タを受け前記結線マトリックスに送り出す第１の演算レ
ジスタと，前記演算ユニット部での演算結果に応じて演
算出力データを生成する第２の演算レジスタとを備えて
いることを特徴とするデータ入力型論理演算装置。 - 【請求項３】 請求項２記載のデータ入力型論理演算装
置において，前記第１の演算レジスタは，前記演算出力
データに応じて前記論理演算データを生成することを特
徴とするデータ入力型論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178526A JPH0628152A (ja) | 1992-07-06 | 1992-07-06 | データ入力型論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4178526A JPH0628152A (ja) | 1992-07-06 | 1992-07-06 | データ入力型論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628152A true JPH0628152A (ja) | 1994-02-04 |
Family
ID=16050020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4178526A Pending JPH0628152A (ja) | 1992-07-06 | 1992-07-06 | データ入力型論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628152A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555542A (en) * | 1978-06-27 | 1980-01-16 | Nec Corp | Rewritable program logic array |
| JPS63148325A (ja) * | 1986-12-11 | 1988-06-21 | Nec Corp | 有限状態機械 |
| JPH03214231A (ja) * | 1990-01-19 | 1991-09-19 | Nec Corp | ダイナミックｐｌａ装置 |
-
1992
- 1992-07-06 JP JP4178526A patent/JPH0628152A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555542A (en) * | 1978-06-27 | 1980-01-16 | Nec Corp | Rewritable program logic array |
| JPS63148325A (ja) * | 1986-12-11 | 1988-06-21 | Nec Corp | 有限状態機械 |
| JPH03214231A (ja) * | 1990-01-19 | 1991-09-19 | Nec Corp | ダイナミックｐｌａ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20010008563A1 (en) | Parallel processor and image processing apparatus | |
| JP2739487B2 (ja) | 描画処理装置及びその描画処理装置を用いた画像表示装置 | |
| US4032896A (en) | Microprocessor having index register coupled to serial-coupled address bus sections and to data bus | |
| JPH0628152A (ja) | データ入力型論理演算装置 | |
| US6516332B1 (en) | Floating point number data processing means | |
| JPH053015B2 (ja) | ||
| JPH06180566A (ja) | 描画制御装置 | |
| JPH10198552A (ja) | 乗算器 | |
| JP2003233403A (ja) | 制御装置およびプログラミング装置 | |
| KR200142909Y1 (ko) | 입출력 인터페이스 장치 | |
| US4841298A (en) | Bit pattern conversion system | |
| JP2907276B2 (ja) | 演算処理装置 | |
| JPH0535472A (ja) | マイクロコンピユータ | |
| JP3164445B2 (ja) | １０進演算命令処理装置 | |
| JP2966439B2 (ja) | シーケンサ用ｄ／ａ変換ユニット | |
| JPH0683618A (ja) | フラグ制御回路 | |
| JPH10105377A (ja) | 浮動小数点データ処理手段 | |
| JPH1078862A (ja) | 半導体集積回路装置 | |
| JPH01114937A (ja) | 絶対値発生器 | |
| JPH11144035A (ja) | 半導体記憶装置 | |
| JPS5995650A (ja) | 算術論理演算ユニツト | |
| JPH09179541A (ja) | 画像表示装置 | |
| JPH09292974A (ja) | マイクロプロセッサ | |
| JPH0545978B2 (ja) | ||
| JPS61166635A (ja) | デ−タバス方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980603 |