JPH0628234B2 - ＧａＡｓ単結晶および半導体装置 - Google Patents
ＧａＡｓ単結晶および半導体装置Info
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- JPH0628234B2 JPH0628234B2 JP59208262A JP20826284A JPH0628234B2 JP H0628234 B2 JPH0628234 B2 JP H0628234B2 JP 59208262 A JP59208262 A JP 59208262A JP 20826284 A JP20826284 A JP 20826284A JP H0628234 B2 JPH0628234 B2 JP H0628234B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
- C30B29/42—Gallium arsenide
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はＧａＡｓ半導体のウエハ状結晶に係り、特にウ
エハ内に作製した半導体素子の特性の均一化に好適な構
造に関する。
エハ内に作製した半導体素子の特性の均一化に好適な構
造に関する。
第１図は従来より作製されているＧａＡｓ単結晶ウエハ
の面内の格子定数分布（曲線１）を表わしている。（た
だしｄ０は化学量論的組成のＧａＡｓ単結晶の室温（２
３±１℃）ので格子定数で、Ｄ＝Δｄmax−Δｄmin、Δ
ｄmaxはΔｄのウエハ面内最大値，ΔｄminはΔｄのウエ
ハ面内最小値、Δｄ＝（ｄ−ｄ０），ｄはＧａＡｓのウ
エハの室温での格子定数である。）従来は抵抗率やＦＥ
Ｔ特性など、ウエハ内に作製された半導体素子のばらつ
きを支配する結晶構造的要因は、ウエハ内の転位密度分
布や不純物物質の不均一分布であると考えられている
が、未だ明らかではない。また格子定数を均一化した例
はなく、現在迄に格子定数の面内ばらつきについては配
慮されていなかった。
の面内の格子定数分布（曲線１）を表わしている。（た
だしｄ０は化学量論的組成のＧａＡｓ単結晶の室温（２
３±１℃）ので格子定数で、Ｄ＝Δｄmax−Δｄmin、Δ
ｄmaxはΔｄのウエハ面内最大値，ΔｄminはΔｄのウエ
ハ面内最小値、Δｄ＝（ｄ−ｄ０），ｄはＧａＡｓのウ
エハの室温での格子定数である。）従来は抵抗率やＦＥ
Ｔ特性など、ウエハ内に作製された半導体素子のばらつ
きを支配する結晶構造的要因は、ウエハ内の転位密度分
布や不純物物質の不均一分布であると考えられている
が、未だ明らかではない。また格子定数を均一化した例
はなく、現在迄に格子定数の面内ばらつきについては配
慮されていなかった。
これまでの報告には次の如きものがある。
(1)：角田佳積，松井正好，横山式 第３０回春季応用物理学会構演予稿集 （１９８３），４ｐ−Ｄ−１０，ｐ．４３７ (2)：石井康信，宮澤信太郎，石田暁，山崎肇 第３１回春季応用物理学会構演予稿集 （１９８４），１ｐ−Ｄ−５，ｐ．６３３ (3)：平山祥郎、宮澤信太郎、山崎肇 第３１回春季応用物理学会構演予稿集 （１９８４），Ｉｐ−Ｄ−６，ｐ．６３３ 〔発明の目的〕 本発明の目的は、当該ＧａＡｓウエハ面内に作製した半
導体素子の電気的特性を著しく均一化する為のウエハ状
結晶の構造およびこれを用いた半導体装置を提供するこ
とにある。
導体素子の電気的特性を著しく均一化する為のウエハ状
結晶の構造およびこれを用いた半導体装置を提供するこ
とにある。
ＧａＡｓ単結晶の格子定数の面内ゆらぎとＳｉの含有量
を所定量とすることによって上記の目的を達成すること
が出来る。
を所定量とすることによって上記の目的を達成すること
が出来る。
即ち、(1)面積が１〜１００mm2の領域を１単位として測
定した室温での格子定数の面内のゆらぎＤを ４×１０−６Ｄ／ｄ０４×１０−５…(1) （但し、ｄ０は化学量論的組成の単結晶の室温での格子
定数）となす。
定した室温での格子定数の面内のゆらぎＤを ４×１０−６Ｄ／ｄ０４×１０−５…(1) （但し、ｄ０は化学量論的組成の単結晶の室温での格子
定数）となす。
(2)含有Ｓｉの原子濃度が１×１０16cm-3以下となす。
上述の式(1)に示した格子定数の面内ゆらぎとすること
によって、当該ＧａＡｓ単結晶を用いた半導体デバイス
の特性ばらつきを小ならしめることが出来る。たとえ
ば、後述する如く電界効果トランジスタの閾電圧のばら
つきを抑えることが可能となる。
によって、当該ＧａＡｓ単結晶を用いた半導体デバイス
の特性ばらつきを小ならしめることが出来る。たとえ
ば、後述する如く電界効果トランジスタの閾電圧のばら
つきを抑えることが可能となる。
本発明者等は格子定数の面内ゆらぎを所定範囲にするこ
とによって実用上十分に機能する半導体装置を実現出来
ることをはじめて見い出したのである。そして、こうし
た格子定数の面内ゆらぎを実現したものはない。
とによって実用上十分に機能する半導体装置を実現出来
ることをはじめて見い出したのである。そして、こうし
た格子定数の面内ゆらぎを実現したものはない。
電界効果型トランジスタを例にとって、格子定数の面内
ゆらぎＤとそのデバイス特性との関係を説明する。
ゆらぎＤとそのデバイス特性との関係を説明する。
第２図に、ウエハ状のＧａＡｓ単結晶に作製したディプ
レッション型ＭＥＳＦＥＴ（電界効果トランジスタ）の
閾電圧の面内分布と、同一結晶の室温での格子定数の面
内分布との相関を示す。（ただし、ｄ０は化学量的組成
のＧａＡｓ単結晶の室温での格子定数で、ｄを対象とす
るＧａＡｓウエハの室温での格子定数とする時、Ｄ＝Δ
ｄmax−Δｄmin、Δｄ＝（ｄ−ｄ０）とする。）第３図
に第２図の閾電圧分布測定に用いたＭＥＳＦＥＴの断面
構造を示す。ＦＥＴの製造方法そのものは従来から知ら
れた方法で行なった。基板結晶５に加速電圧７５ｋｖで
Ｓｉ＋イオンを２．５×１０12cm-2打ち込み、２００ｎ
ｍのＣＶＤ法によるＳｉＯ２を保護膜として８００℃、
２０分間のアニール（Ｈ２雰囲気中）を行ない能動層６
を形成した。８，１０は各々ソース，ドレイン電極で、
Ａｎ／Ｎｉ／Ａｕ・Ｇｅを用いた。また９はゲート電極
でＡｕ／Ｐｔ／Ｔｉを用い能動層との間でショットキー
接合を形成している。ゲート長ｌｇはｌｇ＝２μｍで、
図の垂直方向であるゲート幅は２００μｍとした。なお
１１はパッシベーション膜としてＣＶＤ法によるＳｉＯ
２を被着したものである。
レッション型ＭＥＳＦＥＴ（電界効果トランジスタ）の
閾電圧の面内分布と、同一結晶の室温での格子定数の面
内分布との相関を示す。（ただし、ｄ０は化学量的組成
のＧａＡｓ単結晶の室温での格子定数で、ｄを対象とす
るＧａＡｓウエハの室温での格子定数とする時、Ｄ＝Δ
ｄmax−Δｄmin、Δｄ＝（ｄ−ｄ０）とする。）第３図
に第２図の閾電圧分布測定に用いたＭＥＳＦＥＴの断面
構造を示す。ＦＥＴの製造方法そのものは従来から知ら
れた方法で行なった。基板結晶５に加速電圧７５ｋｖで
Ｓｉ＋イオンを２．５×１０12cm-2打ち込み、２００ｎ
ｍのＣＶＤ法によるＳｉＯ２を保護膜として８００℃、
２０分間のアニール（Ｈ２雰囲気中）を行ない能動層６
を形成した。８，１０は各々ソース，ドレイン電極で、
Ａｎ／Ｎｉ／Ａｕ・Ｇｅを用いた。また９はゲート電極
でＡｕ／Ｐｔ／Ｔｉを用い能動層との間でショットキー
接合を形成している。ゲート長ｌｇはｌｇ＝２μｍで、
図の垂直方向であるゲート幅は２００μｍとした。なお
１１はパッシベーション膜としてＣＶＤ法によるＳｉＯ
２を被着したものである。
第２図から明らかなように格子歪Δｄ／ｄ０（曲線４）
の面内分布とＭＥＳＦＥＴの閾電圧（曲線３）とは強い
相関を持っている。この事から格子歪Δｄ／ｄ０の面内
分布を小さくする事によってウエハ面内の半導体素子の
バラツキを著しく低減する事が可能となる事が示され
た。１Ｋbitの集積度を持つＧａＡｓＬＳＩを高速動作
させる為には上記ＭＥＳＦＥＴを用いた場合、ウエハ面
内での閾電圧のバラツキが５〜５０ｍＶである事が要求
される。
の面内分布とＭＥＳＦＥＴの閾電圧（曲線３）とは強い
相関を持っている。この事から格子歪Δｄ／ｄ０の面内
分布を小さくする事によってウエハ面内の半導体素子の
バラツキを著しく低減する事が可能となる事が示され
た。１Ｋbitの集積度を持つＧａＡｓＬＳＩを高速動作
させる為には上記ＭＥＳＦＥＴを用いた場合、ウエハ面
内での閾電圧のバラツキが５〜５０ｍＶである事が要求
される。
第２図のΔｄ／ｄ０とＶthとの関係から、閾電圧のバラ
ツキσｖth〔ｍＶ〕と格子定数のバラツキσＤとの間に
は σＤ＝０．２６５×１０−６σｖth …(2) の関係が成り立つ。この関係式を用いれば、閾電圧が５
〜５０ｍＶのバラツキになる為には、σＤは １．３３×１０−６≦σＤ≦１．３３×１０−５
…(3) を満たさなければならない。第１図，第２図から明らか
なように、Δｄ／ｄ０の分布はウエハ面内で十分なめら
かであり、Δｄ／ｄ０の最大値及び最小値は平均値から
の３×σＤの範囲内に収まっている。従がって、Ｄ／ｄ
０の値の範囲として ４×１０−６≦Ｄ／ｄ０≦４×１０−５ を満たせば、ＭＥＳＦＥＴの閾電圧のバラツキを所定の
範囲に収める事ができる。
ツキσｖth〔ｍＶ〕と格子定数のバラツキσＤとの間に
は σＤ＝０．２６５×１０−６σｖth …(2) の関係が成り立つ。この関係式を用いれば、閾電圧が５
〜５０ｍＶのバラツキになる為には、σＤは １．３３×１０−６≦σＤ≦１．３３×１０−５
…(3) を満たさなければならない。第１図，第２図から明らか
なように、Δｄ／ｄ０の分布はウエハ面内で十分なめら
かであり、Δｄ／ｄ０の最大値及び最小値は平均値から
の３×σＤの範囲内に収まっている。従がって、Ｄ／ｄ
０の値の範囲として ４×１０−６≦Ｄ／ｄ０≦４×１０−５ を満たせば、ＭＥＳＦＥＴの閾電圧のバラツキを所定の
範囲に収める事ができる。
なお、上述の閾電圧Ｖthはソース，ドレイン電極間に２
Ｖを印加した時、ドレイン電流がゲート幅１０μｍあた
り５μＡとなるゲート電圧で定義した。
Ｖを印加した時、ドレイン電流がゲート幅１０μｍあた
り５μＡとなるゲート電圧で定義した。
ウエハ内格子歪Δｄ／ｄ０を(1)式又は(3)式で制限され
る範囲内におさめるため高純度（不純物濃度１×１０16
cm-3未満）のＧａＡｓ単結晶を引き上げ法により作製し
た。第４図を用いて結晶成長方法を説明する。引き上げ
法自体は周知の技術で良く、たとえば中西隆敏著「半絶
縁性III−Ｖ化合物結晶技術」電気通信学会誌，６６
（１９８３）ｐ．５０３等に報告されている。その条件
を制御することによって格子定数を制御する。格子定数
の測定は例えば、周知の二結晶ダブルビーム法に依るＸ
線回折法を用いて十分である。第４図はいわゆるＬＥＣ
（Liquid Encapsulated) Czochralski）法と呼ばれる方
法の概念を示す。断面概略図でＰＢＮるつぼ１６中に原
料のＧａとＡｓを仕込んで１２５０℃程度の温度で融液
状態（１５）とし、そこに種結晶１２を取り付けた引き
上げ棒１７を図中矢印で示すように回転させながら引き
上げてゆく。本実施例では引き上げ速度を８mm／ｈ，回
転数を１0.5rpmと設定した。１４はＡｓの蒸発を防ぐた
めの封止材Ｂ２Ｏ３で、これは融液からのＡｓの気化を
防止するばかりでなく、引き上がったＧａＡｓ単結晶１
３の表面に付着し結晶からのＡｓぬけをも防いでいる。
また結晶成長時には融液中の温度分布を均一化する目的
でるつぼ１６も引き上げ軸と反対方向に１２rpmの回転
数で回転させた。１８はカーボンヒータで結晶成長速度
をヒータ出力を調節してコントロールする事ができる。
従来引き上げ結晶の直径制御の目的で、るつぼの回転中
心付近の融液温度が２〜５℃／minとなる様な条件でヒ
ーター出力を調節していた。しかるにこの様な時間的温
度変動は結晶成長速度を著しく変化させその結果格子歪
Δｄ／ｄ０のウエハ面内分布に大きく影響を与える事か
ら、本実施例では上記融液中の温度変動が1.5℃／min以
下となる条件で結晶成長を行なった。この結果、作製さ
れた結晶のウエハ面内の格子歪量は大幅に低減され(1)
式，(3)式の条件を満たす結晶が作製された。又、上述
の方法によればＳｉの混入はみられない。
る範囲内におさめるため高純度（不純物濃度１×１０16
cm-3未満）のＧａＡｓ単結晶を引き上げ法により作製し
た。第４図を用いて結晶成長方法を説明する。引き上げ
法自体は周知の技術で良く、たとえば中西隆敏著「半絶
縁性III−Ｖ化合物結晶技術」電気通信学会誌，６６
（１９８３）ｐ．５０３等に報告されている。その条件
を制御することによって格子定数を制御する。格子定数
の測定は例えば、周知の二結晶ダブルビーム法に依るＸ
線回折法を用いて十分である。第４図はいわゆるＬＥＣ
（Liquid Encapsulated) Czochralski）法と呼ばれる方
法の概念を示す。断面概略図でＰＢＮるつぼ１６中に原
料のＧａとＡｓを仕込んで１２５０℃程度の温度で融液
状態（１５）とし、そこに種結晶１２を取り付けた引き
上げ棒１７を図中矢印で示すように回転させながら引き
上げてゆく。本実施例では引き上げ速度を８mm／ｈ，回
転数を１0.5rpmと設定した。１４はＡｓの蒸発を防ぐた
めの封止材Ｂ２Ｏ３で、これは融液からのＡｓの気化を
防止するばかりでなく、引き上がったＧａＡｓ単結晶１
３の表面に付着し結晶からのＡｓぬけをも防いでいる。
また結晶成長時には融液中の温度分布を均一化する目的
でるつぼ１６も引き上げ軸と反対方向に１２rpmの回転
数で回転させた。１８はカーボンヒータで結晶成長速度
をヒータ出力を調節してコントロールする事ができる。
従来引き上げ結晶の直径制御の目的で、るつぼの回転中
心付近の融液温度が２〜５℃／minとなる様な条件でヒ
ーター出力を調節していた。しかるにこの様な時間的温
度変動は結晶成長速度を著しく変化させその結果格子歪
Δｄ／ｄ０のウエハ面内分布に大きく影響を与える事か
ら、本実施例では上記融液中の温度変動が1.5℃／min以
下となる条件で結晶成長を行なった。この結果、作製さ
れた結晶のウエハ面内の格子歪量は大幅に低減され(1)
式，(3)式の条件を満たす結晶が作製された。又、上述
の方法によればＳｉの混入はみられない。
第５図に上記方法により作製された高純度（残留不純物
濃度が１×１０15cm-3未満）且つ高抵抗（比抵抗が１０
８Ω・cm以上）のＧａＡｓウエハの格子歪分布Δｄ／ｄ
０とこれに前記方法で作製したＭＥＳＦＥＴ素子の閾電
圧の面内分布を示す。
濃度が１×１０15cm-3未満）且つ高抵抗（比抵抗が１０
８Ω・cm以上）のＧａＡｓウエハの格子歪分布Δｄ／ｄ
０とこれに前記方法で作製したＭＥＳＦＥＴ素子の閾電
圧の面内分布を示す。
図の横軸はウエハ中心からの測定点の距離で、縦軸が室
温での格子定数のひずみΔｄ／ｄ０（曲線２０）及び、
ＭＥＳＦＥＴ素子の閾電圧Ｖth〔Ｖ〕（曲線１９）であ
る。
温での格子定数のひずみΔｄ／ｄ０（曲線２０）及び、
ＭＥＳＦＥＴ素子の閾電圧Ｖth〔Ｖ〕（曲線１９）であ
る。
この図から格子定数のゆらぎＤ／ｄ０を ４×１０−６≦Ｄ／ｄ０≦４×１０−５ とする事により、閾電圧のばらつきσｖthは平均値Ｖth
＝１．６５Ｖに対してσｖth＝２０ｍＶまで低減され
た。
＝１．６５Ｖに対してσｖth＝２０ｍＶまで低減され
た。
評価に用いたＦＥＴ素子の能動層はキャリア濃度が２×
１０17cm-3程度である。格子歪を低減する効果は低キャ
リア濃度においてより顕著であるが、キャリア濃度が１
０17cm-3程度の低抵抗のウエハに対しても充分にあり、
ＦＥＴ素子ばかりでなく導伝型結晶に作製する光ダイオ
ードや受光素子の素子抵抗，閾電流値などのウエハ面内
均一化にも有効である。
１０17cm-3程度である。格子歪を低減する効果は低キャ
リア濃度においてより顕著であるが、キャリア濃度が１
０17cm-3程度の低抵抗のウエハに対しても充分にあり、
ＦＥＴ素子ばかりでなく導伝型結晶に作製する光ダイオ
ードや受光素子の素子抵抗，閾電流値などのウエハ面内
均一化にも有効である。
１．本発明によれば、ウエハ内での半導体素子の特性ば
らつきを大幅に低減できるので、半導体素子を高集積化
したＩＣ，ＬＳＩの作製歩留りを向上させる効果があ
る。
らつきを大幅に低減できるので、半導体素子を高集積化
したＩＣ，ＬＳＩの作製歩留りを向上させる効果があ
る。
２．本発明によれば、ウエハ内での半導体素子の特性ば
らつきを大幅に低減できるので、ＩＣやＬＳＩの高速動
作に効果がある。
らつきを大幅に低減できるので、ＩＣやＬＳＩの高速動
作に効果がある。
第１図は、ＧａＡｓ単結晶の２インチウエハ内の格子歪
分布を示す図、第２図は２インチウエハ内に作製したＦ
ＥＴ素子の閾電圧値分布と、格子歪の分布を示す図、第
３図はウエハの電気的性質を調べる為にウエハ作製した
ＭＥＳＦＥＴ素子の断面構造図、第４図は本発明の実施
例を表わす引き上げ法による結晶成長方法を示す断面
図、第５図は第４図に示す方法で作製した２インチウエ
ハ内の格子歪分布とＭＥＳＥＴ素子の閾電圧分布を表わ
す図である。 １……従来より作製されている２インチＧａＡｓ単結晶
の格子定数面内分布を表わす曲線、 ３……従来より作製されている半絶縁性２インチＧａＡ
ｓウエハに作製したＦＥＴ素子の閾電圧値面内分布を表
わす曲線、４……３を測定したものと同一ウエハの格子
定数面内分布を表わす曲線、 ５……半絶縁性ＧａＡｓ基板結晶、６……Ｓｉ＋イオン
打ち込み層（ＭＥＳＦＥＴ能動層）、７……オーミック
接合形成用の高濃度Ｓｉ＋打ち込み層、 ８……ソース電極、９……ゲート電極、１０……ドレイ
ン電極、１１……パッシベーション用ＣＶＤ ＳｉＯ２
膜、１２……ＧａＡｓ引き上げ成長用の種結晶、１３…
…引き上げられたＧａＡｓ単結晶、 １４……Ｂ２Ｏ３液体封止材、１５……融液状のＧａ，
Ａｓ原料、１６……ＰＢＮるつぼ、１７……引き上げ
軸、１８……カーボンヒーター、１９……格子定数の均
一性を高めた２インチ半絶縁性ＧａＡｓウエハに作製し
たＦＦＴ素子の閾電圧面内分布を表わす曲線、２０……
曲線１９を測定したものと同一のウエハの格子定数の面
内分布を表わす曲線。
分布を示す図、第２図は２インチウエハ内に作製したＦ
ＥＴ素子の閾電圧値分布と、格子歪の分布を示す図、第
３図はウエハの電気的性質を調べる為にウエハ作製した
ＭＥＳＦＥＴ素子の断面構造図、第４図は本発明の実施
例を表わす引き上げ法による結晶成長方法を示す断面
図、第５図は第４図に示す方法で作製した２インチウエ
ハ内の格子歪分布とＭＥＳＥＴ素子の閾電圧分布を表わ
す図である。 １……従来より作製されている２インチＧａＡｓ単結晶
の格子定数面内分布を表わす曲線、 ３……従来より作製されている半絶縁性２インチＧａＡ
ｓウエハに作製したＦＥＴ素子の閾電圧値面内分布を表
わす曲線、４……３を測定したものと同一ウエハの格子
定数面内分布を表わす曲線、 ５……半絶縁性ＧａＡｓ基板結晶、６……Ｓｉ＋イオン
打ち込み層（ＭＥＳＦＥＴ能動層）、７……オーミック
接合形成用の高濃度Ｓｉ＋打ち込み層、 ８……ソース電極、９……ゲート電極、１０……ドレイ
ン電極、１１……パッシベーション用ＣＶＤ ＳｉＯ２
膜、１２……ＧａＡｓ引き上げ成長用の種結晶、１３…
…引き上げられたＧａＡｓ単結晶、 １４……Ｂ２Ｏ３液体封止材、１５……融液状のＧａ，
Ａｓ原料、１６……ＰＢＮるつぼ、１７……引き上げ
軸、１８……カーボンヒーター、１９……格子定数の均
一性を高めた２インチ半絶縁性ＧａＡｓウエハに作製し
たＦＦＴ素子の閾電圧面内分布を表わす曲線、２０……
曲線１９を測定したものと同一のウエハの格子定数の面
内分布を表わす曲線。
Claims (5)
- 【請求項１】その中心から両方向に少なくとも２．５cm
延びた少なくとも１つの直線長さを有するウェハーを用
意し、格子定数測定領域を上記ウェハーの中心から両方
向に少なくとも２．５cm延びた直線領域とし、単位測定
領域を測定装置による１回の測定に使われる面積１〜１
００mm2の領域とし、Ｄを上記個々の単位測定領域が連
続するように上記格子定数測定領域全体に亘って室温に
おいて格子定数を測定したときの最大値と最小値の差と
し、ｄ０を化学量論的組成のＧａＡｓ単結晶の室温での
格子定数としたとき、上記格子定数測定領域におけるＤ
／ｄ０が不等式 ４×１０−６≦Ｄ／ｄ０≦４×１０−５ を満たし、且含有Ｓｉ原子濃度が１×１０16cm-3以下で
あることを特徴とするＧａＡｓ単結晶。 - 【請求項２】その中心から両方向に少なくとも２．５cm
延びた少なくとも１つの直線長さを有するウェハーを用
意し、格子定数測定領域を上記ウェハーの中心から両方
向に少なくとも２．５cm延びた直線領域とし、単位測定
領域を測定装置による１回の測定に使われる面積１〜１
００mm2の領域とし、Ｄを上記個々の単位測定領域が連
続するように上記格子定数測定領域全体に亘って室温に
おいて格子定数を測定したときの最大値と最小値の差と
し、ｄ０を化学量論的組成のＧａＡｓ単結晶の室温での
格子定数としたとき、上記格子定数測定領域におけるＤ
／ｄ０が不等式 ４×１０６≦Ｄ／ｄ０≦４×１０−５ を満たし、且含有Ｓｉ原子濃度が１×１０16cm-3以下で
あるＧａＡｓ単結晶を母材とし、該母材上に形成された
少なくとも１つの能動領域を有することを特徴とする半
導体装置。 - 【請求項３】上記半導体装置は電界効果トランジスタで
ある特許請求の範囲第２項記載の半導体装置。 - 【請求項４】上記電界効果トランジスタはＭＥＳＦＥＴ
である特許請求の範囲第３項記載の半導体装置。 - 【請求項５】上記能動領域はイオン打ち込み層から成る
特許請求の範囲第２項乃至第４項のいずれか一項に記載
の半導体装置。
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