JPH06283421A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JPH06283421A JPH06283421A JP5083988A JP8398893A JPH06283421A JP H06283421 A JPH06283421 A JP H06283421A JP 5083988 A JP5083988 A JP 5083988A JP 8398893 A JP8398893 A JP 8398893A JP H06283421 A JPH06283421 A JP H06283421A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 薄膜ＳＯＩ／ＭＯＳＦＥＴ作製用基板として
用いることができるＳＯＩ基板およびその製造方法を提
供する。 【構成】 酸素イオン２を注入後、熱処理を施して、単
結晶シリコン基板１内部に埋込二酸化ケイ素層３を形成
し、シリコン基板１の表面に１００ｎｍ以下の薄い単結
晶シリコン層５を形成し、この単結晶シリコン層５中に
キャビティ８を形成し、埋込二酸化ケイ素３層下にゲッ
タリング層１２を形成する。このキャビティ８は格子間
シリコンのシンクとなる。埋込二酸化ケイ素層３が単結
晶シリコン層５とゲッタリング層１２との間に形成され
ているので、ゲッタリング層１２の欠陥が単結晶シリコ
ン層５には及ばない。このゲッタリング層１２の欠陥
は、単結晶シリコン層５中の不純物汚染をゲッタリング
する。この結果、単結晶シリコン層５の結晶性が向上
し、かつ、その不純物汚染が低減できるものである。
用いることができるＳＯＩ基板およびその製造方法を提
供する。 【構成】 酸素イオン２を注入後、熱処理を施して、単
結晶シリコン基板１内部に埋込二酸化ケイ素層３を形成
し、シリコン基板１の表面に１００ｎｍ以下の薄い単結
晶シリコン層５を形成し、この単結晶シリコン層５中に
キャビティ８を形成し、埋込二酸化ケイ素３層下にゲッ
タリング層１２を形成する。このキャビティ８は格子間
シリコンのシンクとなる。埋込二酸化ケイ素層３が単結
晶シリコン層５とゲッタリング層１２との間に形成され
ているので、ゲッタリング層１２の欠陥が単結晶シリコ
ン層５には及ばない。このゲッタリング層１２の欠陥
は、単結晶シリコン層５中の不純物汚染をゲッタリング
する。この結果、単結晶シリコン層５の結晶性が向上
し、かつ、その不純物汚染が低減できるものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＩＭＯＸ法（Separa
tation by Implanted Oxygen）によるＳＯＩ（Silicon
On Insulator）基板およびその製造方法に関するもので
ある。
tation by Implanted Oxygen）によるＳＯＩ（Silicon
On Insulator）基板およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴い、三次元回路素
子という新しい技術が生み出された。この技術は、素子
を階層的に、積み上げていくものである。この三次元回
路素子の技術に使用されるものに、ＳＯＩという技術が
ある。このＳＯＩは、絶縁層の上に半導体素子を形成す
るものである。この絶縁層によって、素子と素子とを分
離し、単結晶シリコン基板上に何層もの素子を形成して
いくものである。更に、ＳＯＩには、いろいろな形成技
術があり、その中で、絶縁埋込法というものがある。こ
の絶縁埋込法には、酸素イオン注入を用いて形成するＳ
ＩＭＯＸ法というものがある。
子という新しい技術が生み出された。この技術は、素子
を階層的に、積み上げていくものである。この三次元回
路素子の技術に使用されるものに、ＳＯＩという技術が
ある。このＳＯＩは、絶縁層の上に半導体素子を形成す
るものである。この絶縁層によって、素子と素子とを分
離し、単結晶シリコン基板上に何層もの素子を形成して
いくものである。更に、ＳＯＩには、いろいろな形成技
術があり、その中で、絶縁埋込法というものがある。こ
の絶縁埋込法には、酸素イオン注入を用いて形成するＳ
ＩＭＯＸ法というものがある。
【０００３】このＳＩＭＯＸ法は、化学量論的に酸化層
を形成するに足りる酸素原子を単結晶シリコン基板内部
にイオン注入し、熱処理を施すことにより、その基板内
部に埋込酸化層を、その基板表面に膜厚均一性のよい単
結晶シリコン層（ＳＯＩ層）を、それぞれ形成するもの
である。例えば、５００〜６００℃に加熱された単結晶
シリコン基板に、加速電圧２００ｋｅＶ、ドーズ量２．
０×１０18／ｃｍ2の酸素イオンが注入される。この結
果、酸素イオンが単結晶シリコン基板と反応して、単結
晶シリコン基板内に直接埋込層（ＳｉＯ2層）が形成さ
れる。この埋込ＳｉＯ2層上には、注入損傷を受けた残
留シリコン層が形成される。その後、Ａｒ／Ｏ2または
Ｎ2／Ｏ2の混合ガス雰囲気中で、１３００℃以上の高温
にて十分に単結晶シリコン基板が熱処理される。この高
温熱処理によって、単結晶シリコン基板から埋込ＳｉＯ
2層以外の析出物が取り除かれる。そして、単結晶シリ
コン基板表面に、シリコン原子を再配列させた単結晶シ
リコン層が形成されるものである。
を形成するに足りる酸素原子を単結晶シリコン基板内部
にイオン注入し、熱処理を施すことにより、その基板内
部に埋込酸化層を、その基板表面に膜厚均一性のよい単
結晶シリコン層（ＳＯＩ層）を、それぞれ形成するもの
である。例えば、５００〜６００℃に加熱された単結晶
シリコン基板に、加速電圧２００ｋｅＶ、ドーズ量２．
０×１０18／ｃｍ2の酸素イオンが注入される。この結
果、酸素イオンが単結晶シリコン基板と反応して、単結
晶シリコン基板内に直接埋込層（ＳｉＯ2層）が形成さ
れる。この埋込ＳｉＯ2層上には、注入損傷を受けた残
留シリコン層が形成される。その後、Ａｒ／Ｏ2または
Ｎ2／Ｏ2の混合ガス雰囲気中で、１３００℃以上の高温
にて十分に単結晶シリコン基板が熱処理される。この高
温熱処理によって、単結晶シリコン基板から埋込ＳｉＯ
2層以外の析出物が取り除かれる。そして、単結晶シリ
コン基板表面に、シリコン原子を再配列させた単結晶シ
リコン層が形成されるものである。
【０００４】
【発明が解決しようとする課題】しかしながら、埋込Ｓ
ｉＯ2層が形成される際、ＳｉＯ2がシリコン原子に対し
て２．２５倍の体積であるという体積膨張が生じるた
め、歪が発生するものである。この歪を緩和するため、
格子間シリコン原子が残留シリコン層に放出される。過
剰の格子間シリコン原子は互いに合体して微小欠陥を形
成する。この微小欠陥が高温熱処理過程で成長する。こ
の結果、単結晶シリコン層に貫通転位が形成される。こ
の貫通転位の密度は、酸素イオン注入の条件に依存す
る。すなわち、酸素イオンの注入量が増加するほど、ま
た、その加速電圧が低いほど、転位密度はそれぞれ増加
する傾向にある。
ｉＯ2層が形成される際、ＳｉＯ2がシリコン原子に対し
て２．２５倍の体積であるという体積膨張が生じるた
め、歪が発生するものである。この歪を緩和するため、
格子間シリコン原子が残留シリコン層に放出される。過
剰の格子間シリコン原子は互いに合体して微小欠陥を形
成する。この微小欠陥が高温熱処理過程で成長する。こ
の結果、単結晶シリコン層に貫通転位が形成される。こ
の貫通転位の密度は、酸素イオン注入の条件に依存す
る。すなわち、酸素イオンの注入量が増加するほど、ま
た、その加速電圧が低いほど、転位密度はそれぞれ増加
する傾向にある。
【０００５】さらに、ＳＯＩ基板を、薄膜ＳＯＩ／ＭＯ
ＳＦＥＴ作製用基板として用いるためには、表面の単結
晶シリコン層の厚さが１００ｎｍ以下で、かつ、その膜
厚均一性が±５ｎｍ以下であることが要求されている。
そして、単結晶シリコン層を薄くするためには、少なく
とも、酸素イオン注入量の増加、または、その加速電圧
の低減が必要である。しかし、これらの条件は、上記の
ように、いずれも、転位密度を増加させるものである。
このため、従来のＳＯＩ基板は、単結晶シリコン層の厚
さが１００ｎｍ以下で、その膜厚均一性が±５ｎｍ以下
で、かつ、その転位密度が１０3／ｃｍ2以下を満足させ
たものがなく、薄膜ＳＯＩ／ＭＯＳＦＥＴ作製用基板と
して用いることができないという課題を有していた。
ＳＦＥＴ作製用基板として用いるためには、表面の単結
晶シリコン層の厚さが１００ｎｍ以下で、かつ、その膜
厚均一性が±５ｎｍ以下であることが要求されている。
そして、単結晶シリコン層を薄くするためには、少なく
とも、酸素イオン注入量の増加、または、その加速電圧
の低減が必要である。しかし、これらの条件は、上記の
ように、いずれも、転位密度を増加させるものである。
このため、従来のＳＯＩ基板は、単結晶シリコン層の厚
さが１００ｎｍ以下で、その膜厚均一性が±５ｎｍ以下
で、かつ、その転位密度が１０3／ｃｍ2以下を満足させ
たものがなく、薄膜ＳＯＩ／ＭＯＳＦＥＴ作製用基板と
して用いることができないという課題を有していた。
【０００６】また、ＳＩＭＯＸ法におけるイオン注入お
よび熱処理の工程において、製造装置から不純物汚染を
受けるという課題もある。
よび熱処理の工程において、製造装置から不純物汚染を
受けるという課題もある。
【０００７】そこで、本発明の目的は、単結晶シリコン
層の結晶性および不純物汚染をそれぞれ改善し、かつ、
単結晶シリコン層の厚さを均一に薄くして、薄膜ＳＯＩ
／ＭＯＳＦＥＴ作製用基板として用いることができる単
結晶シリコン基板およびその製造方法を提供することで
ある。
層の結晶性および不純物汚染をそれぞれ改善し、かつ、
単結晶シリコン層の厚さを均一に薄くして、薄膜ＳＯＩ
／ＭＯＳＦＥＴ作製用基板として用いることができる単
結晶シリコン基板およびその製造方法を提供することで
ある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、単結晶シリコン層を有するＳＯＩ基板において、上
記単結晶シリコン層の厚さが１００ｎｍ以下であり、そ
の膜厚均一性が±５ｎｍ以下であり、その欠陥密度が１
０3／ｃｍ2以下のものである。
は、単結晶シリコン層を有するＳＯＩ基板において、上
記単結晶シリコン層の厚さが１００ｎｍ以下であり、そ
の膜厚均一性が±５ｎｍ以下であり、その欠陥密度が１
０3／ｃｍ2以下のものである。
【０００９】また、請求項２に記載の発明は、基体上に
積層された第１の二酸化ケイ素層と、この第１の二酸化
ケイ素層上に積層されたゲッタリング層と、このゲッタ
リング層上に積層された第２の二酸化ケイ素層と、この
第２の二酸化ケイ素層層上に積層された１００ｎｍ以下
の厚さの単結晶シリコン層とを有するＳＯＩ基板であ
る。
積層された第１の二酸化ケイ素層と、この第１の二酸化
ケイ素層上に積層されたゲッタリング層と、このゲッタ
リング層上に積層された第２の二酸化ケイ素層と、この
第２の二酸化ケイ素層層上に積層された１００ｎｍ以下
の厚さの単結晶シリコン層とを有するＳＯＩ基板であ
る。
【００１０】また、請求項３に記載の発明は、酸素イオ
ン注入後、熱処理を施して、単結晶シリコン基板内部に
埋込二酸化ケイ素層を形成し、該単結晶シリコン基板の
表面に１００ｎｍ以下の薄い単結晶シリコン層を形成す
るＳＯＩ基板の製造方法において、上記単結晶シリコン
層中にキャビティを形成し、上記埋込二酸化ケイ素層下
にゲッタリング層を形成するものである。
ン注入後、熱処理を施して、単結晶シリコン基板内部に
埋込二酸化ケイ素層を形成し、該単結晶シリコン基板の
表面に１００ｎｍ以下の薄い単結晶シリコン層を形成す
るＳＯＩ基板の製造方法において、上記単結晶シリコン
層中にキャビティを形成し、上記埋込二酸化ケイ素層下
にゲッタリング層を形成するものである。
【００１１】また、請求項４に記載の発明は、単結晶シ
リコン基板に１２０ｋｅＶ以下の低加速電圧で酸素イオ
ンを注入し、この後、１３００℃以上の温度にて高温熱
処理を施し、この後、１２０ｋｅＶ以上で、かつ、上記
１段目の低加速電圧よりも３０ｋｅＶ以上高い高加速電
圧で酸素イオンを注入し、この後、１３００℃以上の温
度にて高温熱処理を施すＳＯＩ基板の製造方法である。
リコン基板に１２０ｋｅＶ以下の低加速電圧で酸素イオ
ンを注入し、この後、１３００℃以上の温度にて高温熱
処理を施し、この後、１２０ｋｅＶ以上で、かつ、上記
１段目の低加速電圧よりも３０ｋｅＶ以上高い高加速電
圧で酸素イオンを注入し、この後、１３００℃以上の温
度にて高温熱処理を施すＳＯＩ基板の製造方法である。
【００１２】
【作用】請求項１に記載した発明に係るＳＯＩ基板は、
単結晶シリコン層を有する。この単結晶シリコン層の厚
さが１００ｎｍ以下である。また、この単結晶シリコン
層の膜厚均一性が±５ｎｍ以下である。さらに、この単
結晶シリコン層の欠陥密度が１０3／ｃｍ2以下のもので
ある。このため、このＳＯＩ基板は、薄膜ＳＯＩ／ＭＯ
ＳＦＥＴ作製用基板の要求を満たしているので、薄膜Ｓ
ＯＩ／ＭＯＳＦＥＴ作製用基板として用いることができ
る。
単結晶シリコン層を有する。この単結晶シリコン層の厚
さが１００ｎｍ以下である。また、この単結晶シリコン
層の膜厚均一性が±５ｎｍ以下である。さらに、この単
結晶シリコン層の欠陥密度が１０3／ｃｍ2以下のもので
ある。このため、このＳＯＩ基板は、薄膜ＳＯＩ／ＭＯ
ＳＦＥＴ作製用基板の要求を満たしているので、薄膜Ｓ
ＯＩ／ＭＯＳＦＥＴ作製用基板として用いることができ
る。
【００１３】また、請求項２に記載した発明に係るＳＯ
Ｉ基板にあっては、１００ｎｍ以下の薄い単結晶シリコ
ン層が積層されても、第２の二酸化ケイ素層が単結晶シ
リコン層とゲッタリング層との間に積層されているの
で、ゲッタリング層の欠陥が単結晶シリコン層には及ば
ない。このゲッタリング層の欠陥は、単結晶シリコン層
中の不純物汚染をゲッタリングする。この結果、単結晶
シリコン層の結晶性が向上し、かつ、その不純物汚染が
低減できるものである。また、単結晶シリコン層の膜厚
均一性を±５ｎｍ以下にすることができるものである。
Ｉ基板にあっては、１００ｎｍ以下の薄い単結晶シリコ
ン層が積層されても、第２の二酸化ケイ素層が単結晶シ
リコン層とゲッタリング層との間に積層されているの
で、ゲッタリング層の欠陥が単結晶シリコン層には及ば
ない。このゲッタリング層の欠陥は、単結晶シリコン層
中の不純物汚染をゲッタリングする。この結果、単結晶
シリコン層の結晶性が向上し、かつ、その不純物汚染が
低減できるものである。また、単結晶シリコン層の膜厚
均一性を±５ｎｍ以下にすることができるものである。
【００１４】また、請求項３に記載した発明に係るＳＯ
Ｉ基板の製造方法にあっては、単結晶シリコン基板に所
定の酸素イオンが注入される。このとき、酸素イオンが
単結晶シリコン基板と反応して、単結晶シリコン基板内
部に直接埋込二酸化ケイ素層が形成される。この埋込二
酸化ケイ素層上には、注入損傷を受けた残留シリコン層
が形成される。この酸素イオン注入後、所定の熱処理に
よって、単結晶シリコン基板表面に、シリコン原子を再
配列させた１００ｎｍ以下の単結晶シリコン層が形成さ
れる。次に、この単結晶シリコン層中に、空孔の集合体
であるキャビティを形成する。このキャビティは格子間
シリコンのシンクとなるものである。次いで、上記埋込
二酸化ケイ素層下にゲッタリング層を形成する。埋込二
酸化ケイ素層が単結晶シリコン層とゲッタリング層との
間に形成されているので、ゲッタリング層の欠陥が単結
晶シリコン層には及ばない。このゲッタリング層の欠陥
は、単結晶シリコン層中の不純物汚染をゲッタリングす
る。この結果、単結晶シリコン層の結晶性が向上し、か
つ、その不純物汚染を低減することができるものであ
る。また、単結晶シリコン層の膜厚均一性を±５ｎｍ以
下にすることができるものである。
Ｉ基板の製造方法にあっては、単結晶シリコン基板に所
定の酸素イオンが注入される。このとき、酸素イオンが
単結晶シリコン基板と反応して、単結晶シリコン基板内
部に直接埋込二酸化ケイ素層が形成される。この埋込二
酸化ケイ素層上には、注入損傷を受けた残留シリコン層
が形成される。この酸素イオン注入後、所定の熱処理に
よって、単結晶シリコン基板表面に、シリコン原子を再
配列させた１００ｎｍ以下の単結晶シリコン層が形成さ
れる。次に、この単結晶シリコン層中に、空孔の集合体
であるキャビティを形成する。このキャビティは格子間
シリコンのシンクとなるものである。次いで、上記埋込
二酸化ケイ素層下にゲッタリング層を形成する。埋込二
酸化ケイ素層が単結晶シリコン層とゲッタリング層との
間に形成されているので、ゲッタリング層の欠陥が単結
晶シリコン層には及ばない。このゲッタリング層の欠陥
は、単結晶シリコン層中の不純物汚染をゲッタリングす
る。この結果、単結晶シリコン層の結晶性が向上し、か
つ、その不純物汚染を低減することができるものであ
る。また、単結晶シリコン層の膜厚均一性を±５ｎｍ以
下にすることができるものである。
【００１５】また、請求項４に記載した発明に係るＳＯ
Ｉ基板の製造方法は、単結晶シリコン基板に１２０ｋｅ
Ｖ以下の低加速電圧で酸素イオンを注入する。この後、
１３００℃以上の温度にて高温熱処理を施す。この後、
１２０ｋｅＶ以上で、かつ、上記１段目の低加速電圧よ
りも３０ｋｅＶ以上高い高加速電圧で酸素イオンを注入
する。この後、１３００℃以上の温度にて高温熱処理を
施す。この結果、ＳＯＩ基板の表面には、単結晶シリコ
ン層が形成され、このＳＯＩ基板の内部には、単層の二
酸化ケイ素層が形成される。この二酸化ケイ素層は、単
結晶シリコン層への欠陥の伝播を阻止するバリア部と、
単結晶シリコン層中の不純物汚染をゲッタリングするゲ
ッタリング部と、高濃度酸素を含む高濃度酸素部とを有
している。そして、単結晶シリコン層の結晶性が向上
し、かつ、その不純物汚染が低減できる単結晶シリコン
層の厚さを１００ｎｍ以下で、その膜厚均一性を±５ｎ
ｍ以下であるＳＯＩ基板を製造することができる。
Ｉ基板の製造方法は、単結晶シリコン基板に１２０ｋｅ
Ｖ以下の低加速電圧で酸素イオンを注入する。この後、
１３００℃以上の温度にて高温熱処理を施す。この後、
１２０ｋｅＶ以上で、かつ、上記１段目の低加速電圧よ
りも３０ｋｅＶ以上高い高加速電圧で酸素イオンを注入
する。この後、１３００℃以上の温度にて高温熱処理を
施す。この結果、ＳＯＩ基板の表面には、単結晶シリコ
ン層が形成され、このＳＯＩ基板の内部には、単層の二
酸化ケイ素層が形成される。この二酸化ケイ素層は、単
結晶シリコン層への欠陥の伝播を阻止するバリア部と、
単結晶シリコン層中の不純物汚染をゲッタリングするゲ
ッタリング部と、高濃度酸素を含む高濃度酸素部とを有
している。そして、単結晶シリコン層の結晶性が向上
し、かつ、その不純物汚染が低減できる単結晶シリコン
層の厚さを１００ｎｍ以下で、その膜厚均一性を±５ｎ
ｍ以下であるＳＯＩ基板を製造することができる。
【００１６】
【実施例】以下、本発明に係るＳＯＩ基板およびその製
造方法を実施例に基づいて説明する。図１〜図５は、本
発明のＳＯＩ基板の製造方法の一実施例を説明するため
の工程図である。
造方法を実施例に基づいて説明する。図１〜図５は、本
発明のＳＯＩ基板の製造方法の一実施例を説明するため
の工程図である。
【００１７】まず、単結晶シリコン基板１を５５０〜６
５０℃に加熱する（図１）。この状態で、単結晶シリコ
ン基板１の上面から、加速電圧７０〜８０ｋｅＶ、ドー
ズ量１×１０18／ｃｍ2の条件で酸素イオン２を注入す
る。この結果、酸素イオン２が単結晶シリコン基板１中
のシリコン原子と反応して、単結晶シリコン基板１内部
の所定深さ位置に直接埋込二酸化ケイ素層３が形成され
る。すなわち、（１＋ｘ）Ｓｉ＋２Ｏi→ＳｉＯ2＋ｘＳ
ｉiの式に示す反応が発生している。ただし、Ｏiは格子
間酸素、Ｓｉiは格子間シリコンである。この埋込二酸
化ケイ素層３の上には、注入損傷を受けた残留シリコン
層４が形成される（図２）。この残留シリコン層４の厚
さは、１００ｎｍ以下である。なお、埋込二酸化ケイ素
層３の形成に伴う体積膨張によるストレスを完全に緩和
させるため、ｘは１．２５程度であり、格子間酸素原子
１個あたり約０．６３個の格子間シリコン原子が残留シ
リコン層４に放出されている。
５０℃に加熱する（図１）。この状態で、単結晶シリコ
ン基板１の上面から、加速電圧７０〜８０ｋｅＶ、ドー
ズ量１×１０18／ｃｍ2の条件で酸素イオン２を注入す
る。この結果、酸素イオン２が単結晶シリコン基板１中
のシリコン原子と反応して、単結晶シリコン基板１内部
の所定深さ位置に直接埋込二酸化ケイ素層３が形成され
る。すなわち、（１＋ｘ）Ｓｉ＋２Ｏi→ＳｉＯ2＋ｘＳ
ｉiの式に示す反応が発生している。ただし、Ｏiは格子
間酸素、Ｓｉiは格子間シリコンである。この埋込二酸
化ケイ素層３の上には、注入損傷を受けた残留シリコン
層４が形成される（図２）。この残留シリコン層４の厚
さは、１００ｎｍ以下である。なお、埋込二酸化ケイ素
層３の形成に伴う体積膨張によるストレスを完全に緩和
させるため、ｘは１．２５程度であり、格子間酸素原子
１個あたり約０．６３個の格子間シリコン原子が残留シ
リコン層４に放出されている。
【００１８】この酸素イオン注入後、例えばアルゴン
（９９体積％）と酸素（１体積％）との混合ガス雰囲気
にて、１３００℃まで昇温し、この１３００℃の温度に
て、６時間保持し、炉冷する（第１熱処理）。この第１
熱処理の結果、単結晶シリコン基板１の表層部に、シリ
コン原子を再配列させた単結晶シリコン層５が形成され
る。この単結晶シリコン層５と埋込二酸化ケイ素層３と
の界面は急峻になる。そして、単結晶シリコン層５中に
は、１×１０8／ｃｍ2以上の貫通転位６が発生している
（図３）。
（９９体積％）と酸素（１体積％）との混合ガス雰囲気
にて、１３００℃まで昇温し、この１３００℃の温度に
て、６時間保持し、炉冷する（第１熱処理）。この第１
熱処理の結果、単結晶シリコン基板１の表層部に、シリ
コン原子を再配列させた単結晶シリコン層５が形成され
る。この単結晶シリコン層５と埋込二酸化ケイ素層３と
の界面は急峻になる。そして、単結晶シリコン層５中に
は、１×１０8／ｃｍ2以上の貫通転位６が発生している
（図３）。
【００１９】次に、図３に示す単結晶シリコン基板１を
５５０〜６５０℃に加熱した状態で、この単結晶シリコ
ン基板１に上面から、加速電圧１５０〜２００ｋｅＶ、
ドーズ量１×１０18／ｃｍ2の条件で酸素イオン７を注
入する。この結果、酸素イオン７が、上記埋込二酸化ケ
イ素層３の下方の単結晶シリコン基板１のシリコン原子
と反応して、高濃度酸素領域９が埋込二酸化ケイ素層３
の下方に形成される。このとき、単結晶シリコン層５中
の貫通転位６は、注入された酸素イオン７の衝突によ
り、消滅する。単結晶シリコン層５中には、格子間シリ
コン原子のシンクとなるキャビティ８が形成される。こ
の高濃度酸素領域９と埋込二酸化ケイ素層３との間に
は、注入損傷を受けた残留シリコン層１０が形成される
（図４）。高濃度酸素領域９の形成に伴い、格子間シリ
コン原子が残留シリコン層１０に放出される。
５５０〜６５０℃に加熱した状態で、この単結晶シリコ
ン基板１に上面から、加速電圧１５０〜２００ｋｅＶ、
ドーズ量１×１０18／ｃｍ2の条件で酸素イオン７を注
入する。この結果、酸素イオン７が、上記埋込二酸化ケ
イ素層３の下方の単結晶シリコン基板１のシリコン原子
と反応して、高濃度酸素領域９が埋込二酸化ケイ素層３
の下方に形成される。このとき、単結晶シリコン層５中
の貫通転位６は、注入された酸素イオン７の衝突によ
り、消滅する。単結晶シリコン層５中には、格子間シリ
コン原子のシンクとなるキャビティ８が形成される。こ
の高濃度酸素領域９と埋込二酸化ケイ素層３との間に
は、注入損傷を受けた残留シリコン層１０が形成される
（図４）。高濃度酸素領域９の形成に伴い、格子間シリ
コン原子が残留シリコン層１０に放出される。
【００２０】この後、上記第１熱処理と同じ条件で、第
２熱処理を施す。この結果、残留シリコン層１０は、結
晶性が回復し単結晶シリコン層１２になる。この単結晶
シリコン層１２中には貫通転位１１が発生している（図
５）。
２熱処理を施す。この結果、残留シリコン層１０は、結
晶性が回復し単結晶シリコン層１２になる。この単結晶
シリコン層１２中には貫通転位１１が発生している（図
５）。
【００２１】この第２熱処理時に、単結晶シリコン層１
２に放出された格子間シリコン原子は、埋込二酸化ケイ
素層３がそのバリア層となって単結晶シリコン層５中に
は入り込むことができない。さらに、上記キャビティ８
が酸素イオン７注入の際に単結晶シリコン層５中に発生
する格子間シリコン原子のシンクとなっている。このた
め、単結晶シリコン層５中での欠陥形成が抑制される。
上記高濃度酸素領域９は第１の二酸化ケイ素層を埋込二
酸化ケイ素層３は第２の二酸化ケイ素層をそれぞれ構成
するものである。
２に放出された格子間シリコン原子は、埋込二酸化ケイ
素層３がそのバリア層となって単結晶シリコン層５中に
は入り込むことができない。さらに、上記キャビティ８
が酸素イオン７注入の際に単結晶シリコン層５中に発生
する格子間シリコン原子のシンクとなっている。このた
め、単結晶シリコン層５中での欠陥形成が抑制される。
上記高濃度酸素領域９は第１の二酸化ケイ素層を埋込二
酸化ケイ素層３は第２の二酸化ケイ素層をそれぞれ構成
するものである。
【００２２】また、単結晶シリコン層１２には、高密度
の欠陥１１が形成されているが、この欠陥１１により単
結晶シリコン層１２は重金属等のゲッタリング層として
作用するものである。なお、酸素イオンの加速電圧、そ
のドーズ量、熱処理温度を、所定の範囲に調整すること
により、バリア部、ゲッタリング部、および、高濃度酸
素部を、単層の二酸化ケイ素層により形成してもよい。
の欠陥１１が形成されているが、この欠陥１１により単
結晶シリコン層１２は重金属等のゲッタリング層として
作用するものである。なお、酸素イオンの加速電圧、そ
のドーズ量、熱処理温度を、所定の範囲に調整すること
により、バリア部、ゲッタリング部、および、高濃度酸
素部を、単層の二酸化ケイ素層により形成してもよい。
【００２３】このように製造したＳＯＩ基板の単結晶シ
リコン層５の転位密度は、１０3／ｃｍ2より小さく、単
結晶シリコン層の結晶性が向上しているものである。し
たがって、単結晶シリコン層の結晶性が向上し、かつ、
その不純物汚染が低減し、かつ、単結晶シリコン層の厚
さを１００ｎｍ以下に薄くすることができる。さらに、
単結晶シリコン層の膜厚均一性が５ｎｍ以下に減少して
いるものである。
リコン層５の転位密度は、１０3／ｃｍ2より小さく、単
結晶シリコン層の結晶性が向上しているものである。し
たがって、単結晶シリコン層の結晶性が向上し、かつ、
その不純物汚染が低減し、かつ、単結晶シリコン層の厚
さを１００ｎｍ以下に薄くすることができる。さらに、
単結晶シリコン層の膜厚均一性が５ｎｍ以下に減少して
いるものである。
【００２４】その結果、このＳＯＩ基板を、薄膜ＳＯＩ
／ＭＯＳＦＥＴ作製用基板として用いることができる。
／ＭＯＳＦＥＴ作製用基板として用いることができる。
【００２５】
【発明の効果】本発明によれば、単結晶シリコン層の結
晶性および不純物汚染をそれぞれ改善し、かつ、単結晶
シリコン層の厚さを均一に薄くすることができる。この
ため、ＳＯＩ基板は、薄膜ＳＯＩ／ＭＯＳＦＥＴ作製用
基板として用いることができる。
晶性および不純物汚染をそれぞれ改善し、かつ、単結晶
シリコン層の厚さを均一に薄くすることができる。この
ため、ＳＯＩ基板は、薄膜ＳＯＩ／ＭＯＳＦＥＴ作製用
基板として用いることができる。
【図１】本発明の一実施例に係るＳＯＩ基板の製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図２】本発明の一実施例に係るＳＯＩ基板の製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図３】本発明の一実施例に係るＳＯＩ基板の製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図４】本発明の一実施例に係るＳＯＩ基板の製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図５】本発明の一実施例に係るＳＯＩ基板の製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
１ 単結晶シリコン基板 ２ 酸素イオン ３ 埋込二酸化ケイ素層（第２の二酸化ケイ素層） ５ 単結晶シリコン層 ９ 高酸素濃度領域（第１の二酸化ケイ素層） １２ 単結晶シリコン層（ゲッタリング層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｄ
Claims (4)
- 【請求項１】 単結晶シリコン層を有するＳＯＩ基板に
おいて、 上記単結晶シリコン層の厚さが１００ｎｍ以下であり、
その膜厚均一性が±５ｎｍ以下であり、その欠陥密度が
１０3／ｃｍ2以下であることを特徴とするＳＯＩ基板。 - 【請求項２】 基体上に積層された第１の二酸化ケイ素
層と、 この第１の二酸化ケイ素層上に積層されたゲッタリング
層と、 このゲッタリング層上に積層された第２の二酸化ケイ素
層と、 この第２の二酸化ケイ素層上に積層された１００ｎｍ以
下の厚さの単結晶シリコン層とを有することを特徴とす
るＳＯＩ基板。 - 【請求項３】 酸素イオン注入後、熱処理を施して、単
結晶シリコン基板内部に埋込二酸化ケイ素層を形成し、
該単結晶シリコン基板の表面に１００ｎｍ以下の薄い単
結晶シリコン層を形成するＳＯＩ基板の製造方法におい
て、 上記単結晶シリコン層中にキャビティを形成し、 上記埋込二酸化ケイ素層下にゲッタリング層を形成する
ことを特徴とするＳＯＩ基板の製造方法。 - 【請求項４】 単結晶シリコン基板に１２０ｋｅＶ以下
の低加速電圧で酸素イオンを注入し、 この後、１３００℃以上の温度にて高温熱処理を施し、 この後、１２０ｋｅＶ以上で、かつ、上記１段目の低加
速電圧よりも３０ｋｅＶ以上高い高加速電圧で酸素イオ
ンを注入し、 この後、１３００℃以上の温度にて高温熱処理を施すこ
とを特徴とするＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083988A JPH06283421A (ja) | 1993-03-18 | 1993-03-18 | Ｓｏｉ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083988A JPH06283421A (ja) | 1993-03-18 | 1993-03-18 | Ｓｏｉ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283421A true JPH06283421A (ja) | 1994-10-07 |
Family
ID=13817926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083988A Withdrawn JPH06283421A (ja) | 1993-03-18 | 1993-03-18 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283421A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252294B1 (en) | 1999-05-07 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor storage device |
| JP2007502541A (ja) * | 2003-08-14 | 2007-02-08 | アイビス・テクノロジー・コーポレイション | Ｓｉｍｏｘ・ｓｏｉシリコン基板中の内部ゲッタリング |
| JP2007109961A (ja) * | 2005-10-14 | 2007-04-26 | Shin Etsu Handotai Co Ltd | 多層ｓｏｉウエーハの製造方法及び多層ｓｏｉウエーハ |
| JP2010062503A (ja) * | 2008-09-08 | 2010-03-18 | Sumco Corp | Ｓｉｍｏｘウェーハの結晶欠陥の低減方法及びｓｉｍｏｘウェーハ |
| JP2010118382A (ja) * | 2008-11-11 | 2010-05-27 | Sumco Corp | Ｓｉｍｏｘウェーハの結晶欠陥の低減方法 |
-
1993
- 1993-03-18 JP JP5083988A patent/JPH06283421A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252294B1 (en) | 1999-05-07 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor storage device |
| JP2007502541A (ja) * | 2003-08-14 | 2007-02-08 | アイビス・テクノロジー・コーポレイション | Ｓｉｍｏｘ・ｓｏｉシリコン基板中の内部ゲッタリング |
| JP2007109961A (ja) * | 2005-10-14 | 2007-04-26 | Shin Etsu Handotai Co Ltd | 多層ｓｏｉウエーハの製造方法及び多層ｓｏｉウエーハ |
| JP2010062503A (ja) * | 2008-09-08 | 2010-03-18 | Sumco Corp | Ｓｉｍｏｘウェーハの結晶欠陥の低減方法及びｓｉｍｏｘウェーハ |
| JP2010118382A (ja) * | 2008-11-11 | 2010-05-27 | Sumco Corp | Ｓｉｍｏｘウェーハの結晶欠陥の低減方法 |
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