JPH0628364B2 - デイジタルデ−タ転送方式 - Google Patents
デイジタルデ−タ転送方式Info
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- JPH0628364B2 JPH0628364B2 JP61027701A JP2770186A JPH0628364B2 JP H0628364 B2 JPH0628364 B2 JP H0628364B2 JP 61027701 A JP61027701 A JP 61027701A JP 2770186 A JP2770186 A JP 2770186A JP H0628364 B2 JPH0628364 B2 JP H0628364B2
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- 238000000034 method Methods 0.000 title claims description 5
- 230000005540 biological transmission Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子交換機用のデータ端末装置に利用され
る。特に、小容量情報ブロックを繰り返し連続転送する
ためのディジタルデータ転送方式に関する。なお、ＦＩ
ＦＯはファーストインファーストアウトメモリの略であ
る。
る。特に、小容量情報ブロックを繰り返し連続転送する
ためのディジタルデータ転送方式に関する。なお、ＦＩ
ＦＯはファーストインファーストアウトメモリの略であ
る。
本発明は、小容量情報ブロックを繰り返し連続転送する
ためのディジタルデータ転送方式において、 接続される他装置への同一データブロックの繰り返し転
送をＦＩＦＯを使用し、ＣＰＵ制御によりＦＩＦＯのシ
フトウアトデータをＦＩＦＯのシフトインデータに折り
返すことにより、 ＤＭＡコントローラを使用せずに情報ブロックを繰り返
し転送することができるようにしたものである。
ためのディジタルデータ転送方式において、 接続される他装置への同一データブロックの繰り返し転
送をＦＩＦＯを使用し、ＣＰＵ制御によりＦＩＦＯのシ
フトウアトデータをＦＩＦＯのシフトインデータに折り
返すことにより、 ＤＭＡコントローラを使用せずに情報ブロックを繰り返
し転送することができるようにしたものである。
従来、中央処理装置（以下、「ＣＰＵ」という。）から
の情報ブロック外部装置に対し、外部タイミングにて繰
り返し、連続転送する場合には、ダイレクト・メモリ・
アクセス（以下、「ＤＭＡ」という。）機能動作により
ＣＰＵ制御下のランダム・アクセス・メモリ（以下、
「ＲＡＭ」という。）エリアの一部をＤＭＡ転送エリア
に割り当て、ＣＰＵより情報ブロックを書込み、ＣＰＵ
より情報ブロックを１回転送完了ごとにＤＭＡコントロ
ーラを制御することにより行っている。すなわち、ＤＭ
ＡコントローラがＲＡＭからの転送データ読み出しを行
い、外部装置に対して送出することで繰り返し連続転送
を可能としていた。
の情報ブロック外部装置に対し、外部タイミングにて繰
り返し、連続転送する場合には、ダイレクト・メモリ・
アクセス（以下、「ＤＭＡ」という。）機能動作により
ＣＰＵ制御下のランダム・アクセス・メモリ（以下、
「ＲＡＭ」という。）エリアの一部をＤＭＡ転送エリア
に割り当て、ＣＰＵより情報ブロックを書込み、ＣＰＵ
より情報ブロックを１回転送完了ごとにＤＭＡコントロ
ーラを制御することにより行っている。すなわち、ＤＭ
ＡコントローラがＲＡＭからの転送データ読み出しを行
い、外部装置に対して送出することで繰り返し連続転送
を可能としていた。
第２図はこのような従来の方式を示すブロック構成図で
ある。ＣＰＵ１１は、ＤＭＡコントローラ１２に対し送
信データがセーブしてあるＲＡＭ１３の先頭アドレス、
ＤＭＡデータ方向およびＤＭＡイネーブルなどの指示を
行う。次にＣＰＵ１１は、ユニバーサル・レシーブ・ト
ランスミット（以下、「ＵＲＴ」という。）１４に対し
送信ＤＭＡ指示を送出する。ＵＲＴ１４がＤＭＡコント
ローラ１２に対し送信ＤＭＡリクエスト信号を送出する
ことにより、ＤＭＡコントローラ１２はＣＰＵ１１に対
し、ホールドリクエスト信号を送出する。ＣＰＵ１１は
ホールドリクエスト信号を受信すると、実行中の命令完
了後、ＤＭＡ構成された１２に対しホールドアクノリジ
信号を送出するとともにホールド状態となる。
ある。ＣＰＵ１１は、ＤＭＡコントローラ１２に対し送
信データがセーブしてあるＲＡＭ１３の先頭アドレス、
ＤＭＡデータ方向およびＤＭＡイネーブルなどの指示を
行う。次にＣＰＵ１１は、ユニバーサル・レシーブ・ト
ランスミット（以下、「ＵＲＴ」という。）１４に対し
送信ＤＭＡ指示を送出する。ＵＲＴ１４がＤＭＡコント
ローラ１２に対し送信ＤＭＡリクエスト信号を送出する
ことにより、ＤＭＡコントローラ１２はＣＰＵ１１に対
し、ホールドリクエスト信号を送出する。ＣＰＵ１１は
ホールドリクエスト信号を受信すると、実行中の命令完
了後、ＤＭＡ構成された１２に対しホールドアクノリジ
信号を送出するとともにホールド状態となる。
ＤＭＡコントローラ１２は、ホールドアクノリジ信号を
受信すると指定されたアドレスの上位ビットをアドレス
ラッチ１５に送出し、ＵＲＴ１４に対し送信ＤＭＡアク
ノリジ信号を送出する。次に、指示された下位ビットを
送出するとともに、メモリに対し読出し信廊号およびＵ
ＲＴ１４に対し書込信号を送出し、送信バイト数を１だ
け減少させる。ＵＲＴ１４は、送信ＤＭＡアクノリジ信
号を受信すると、送出していた送信ＤＭＡリクエスト信
号を解除する。これによりＤＭＡコントローラ１２は送
信からのデータをＵＲＴ内送信バッファに書込む。ＤＭ
Ａコントローラ１２は、ＵＲＴ１４からの送信ＤＭＡリ
クエスト信号が解除されるとＣＰＵ１１へのホールドリ
クエスト信号を解除する。ＣＰＵ１１はホールドリクエ
スト信号が解除されると、ホールドアクノリジ信号を解
除するとともに、ホールド状態も解除し、再びプログラ
ムの実行を行う。ＵＲＴ１４は送信バッファの内容をパ
ラレル・シリアル変換器１６にパラレルに書込み、送信
クロックにより外部装置にシリアル転送し、転送終了前
に再びＤＭＡコントローラ１２に対し送信ＤＭＡリクエ
スト信号を送出する。
受信すると指定されたアドレスの上位ビットをアドレス
ラッチ１５に送出し、ＵＲＴ１４に対し送信ＤＭＡアク
ノリジ信号を送出する。次に、指示された下位ビットを
送出するとともに、メモリに対し読出し信廊号およびＵ
ＲＴ１４に対し書込信号を送出し、送信バイト数を１だ
け減少させる。ＵＲＴ１４は、送信ＤＭＡアクノリジ信
号を受信すると、送出していた送信ＤＭＡリクエスト信
号を解除する。これによりＤＭＡコントローラ１２は送
信からのデータをＵＲＴ内送信バッファに書込む。ＤＭ
Ａコントローラ１２は、ＵＲＴ１４からの送信ＤＭＡリ
クエスト信号が解除されるとＣＰＵ１１へのホールドリ
クエスト信号を解除する。ＣＰＵ１１はホールドリクエ
スト信号が解除されると、ホールドアクノリジ信号を解
除するとともに、ホールド状態も解除し、再びプログラ
ムの実行を行う。ＵＲＴ１４は送信バッファの内容をパ
ラレル・シリアル変換器１６にパラレルに書込み、送信
クロックにより外部装置にシリアル転送し、転送終了前
に再びＤＭＡコントローラ１２に対し送信ＤＭＡリクエ
スト信号を送出する。
以上の繰り返しを行うことにより、繰り返し連続転送を
可能としていた。
可能としていた。
ところが、このような従来の連続繰り返しディジタルデ
ータ転送方式では、ＲＡＭをコントロールするためのＤ
ＭＡコントローラを使用し、ＣＰＵで制御されるＲＡＭ
の一部をＤＭＡ転送エリアに割り当てるので、ＣＰＵで
の制御が複雑であり、１回転送が完了するごとに、ＣＰ
Ｕは再びＤＭＡコントローラを再制御しなくてはならな
い。
ータ転送方式では、ＲＡＭをコントロールするためのＤ
ＭＡコントローラを使用し、ＣＰＵで制御されるＲＡＭ
の一部をＤＭＡ転送エリアに割り当てるので、ＣＰＵで
の制御が複雑であり、１回転送が完了するごとに、ＣＰ
Ｕは再びＤＭＡコントローラを再制御しなくてはならな
い。
また、ＤＭＡコントローラは一定間隔でバスを占有して
しまうので、ＣＰＵの処理能力が低下する欠点があると
ともに、ＤＭＡコントローラおよびＵＲＴは、消費電流
が大きく、またコストが高くなる欠点があった。
しまうので、ＣＰＵの処理能力が低下する欠点があると
ともに、ＤＭＡコントローラおよびＵＲＴは、消費電流
が大きく、またコストが高くなる欠点があった。
本発明は、このような従来の欠点を解決するもので、Ｃ
ＰＵ制御が容易で、かつ安価な回路構成で実現できるデ
ィジタルデータ転送方式を提供することを目的とする。
ＰＵ制御が容易で、かつ安価な回路構成で実現できるデ
ィジタルデータ転送方式を提供することを目的とする。
本発明は、小容量情報ブロックを繰り返し連続転送する
ためのディジタルデータ転送方式において、中央処理装
置から制御可能なＦＩＦＯと、中央処理装置から制御可
能なセレクタとを備え、このＦＩＦＯ出力がデータ転送
出力に導かれるとともに、分岐されて上記セレクタの一
つの入力に帰還接続され、上記セレクタは、他の入力に
転送すべきデータ源が接続され、その出力が上記ＦＩＦ
Ｏの入力に接続されたことを特徴とする。
ためのディジタルデータ転送方式において、中央処理装
置から制御可能なＦＩＦＯと、中央処理装置から制御可
能なセレクタとを備え、このＦＩＦＯ出力がデータ転送
出力に導かれるとともに、分岐されて上記セレクタの一
つの入力に帰還接続され、上記セレクタは、他の入力に
転送すべきデータ源が接続され、その出力が上記ＦＩＦ
Ｏの入力に接続されたことを特徴とする。
本発明のデータの繰り返し連続転送を可能にするディジ
タルデータ転送方式は、ＣＰＵで容易に制御が可能なＦ
ＩＦＯとセレクタを設け、ＣＰＵがＦＩＦＯへのデータ
書込みおよびＦＩＦＯシフトアウトデータをＦＩＦＯシ
フトインデータに折り返し指示を出すことにより、同一
データは何回でも繰り返し転送することができる。
タルデータ転送方式は、ＣＰＵで容易に制御が可能なＦ
ＩＦＯとセレクタを設け、ＣＰＵがＦＩＦＯへのデータ
書込みおよびＦＩＦＯシフトアウトデータをＦＩＦＯシ
フトインデータに折り返し指示を出すことにより、同一
データは何回でも繰り返し転送することができる。
以下、本発明の実施例方式を図面に基づいて説明する。
第１図は、本発明の一実施例を示すブロック構成図であ
る。第１図において、ＣＰＵ１、ＣＰＵ１のデータ線お
よびＦＩＦＯ書込み信号線がそれぞれ一方の入力(A)に
接続されるセレクタ２、３、各セレクタ２、３の出力が
接続されるＦＩＦＯ４、ＦＩＦＯ４のデータ出力が接続
されるパラレル・シリアル変換器５、およびフリップフ
ロップ６、７、オアゲート８により構成される。
る。第１図において、ＣＰＵ１、ＣＰＵ１のデータ線お
よびＦＩＦＯ書込み信号線がそれぞれ一方の入力(A)に
接続されるセレクタ２、３、各セレクタ２、３の出力が
接続されるＦＩＦＯ４、ＦＩＦＯ４のデータ出力が接続
されるパラレル・シリアル変換器５、およびフリップフ
ロップ６、７、オアゲート８により構成される。
セレクタ２の他方の入力(B)には、ＦＩＦＯ４の出力が
分岐して接続され、セレクタ３の他方の入力(B)にはク
ロックが接続される。ＣＰＵ１から出力されるFIFO書込
み開始信号（SOFT設定）は、ＦＩＦＯ４およびフリップ
フロップ６に接続され、フリップフロップ６の出力はフ
リップフロップ７のリセット端子に接続される。フリッ
プフロップ７の出力は、セレクタ２、３およびオアゲー
ト８の一方の入力に接続される。オアゲート８の他方の
入力にはクロックが接続され、その出力はＦＩＦＯ４の
ＳＯ端子に入力される。
分岐して接続され、セレクタ３の他方の入力(B)にはク
ロックが接続される。ＣＰＵ１から出力されるFIFO書込
み開始信号（SOFT設定）は、ＦＩＦＯ４およびフリップ
フロップ６に接続され、フリップフロップ６の出力はフ
リップフロップ７のリセット端子に接続される。フリッ
プフロップ７の出力は、セレクタ２、３およびオアゲー
ト８の一方の入力に接続される。オアゲート８の他方の
入力にはクロックが接続され、その出力はＦＩＦＯ４の
ＳＯ端子に入力される。
なお、フリップフロップ７はＣＰＵ１がフリップフロッ
プ６をリセットするタイミングと、ＦＩＦＯシフトアウ
ト・インのタイミングが非同期であるので、この同期を
とるために設けられる。
プ６をリセットするタイミングと、ＦＩＦＯシフトアウ
ト・インのタイミングが非同期であるので、この同期を
とるために設けられる。
ＣＰＵ１は、送出したい情報ブロックデータがあるとき
には、ＦＩＦＯ４およびフリップフロップ６に対し、FI
FO書込み開始信号を送出する。これによりフリップフロ
ップ６はセットされ、さらにフリップフロップ７がFIFO
シフトインとフリップフロップリセットタイミングとの
同期をとり、その出力によりFIFO書込み信号線およびデ
ータ線をセレクタ２、３をＡ側にしてＣＰＵ側に接続す
る。
には、ＦＩＦＯ４およびフリップフロップ６に対し、FI
FO書込み開始信号を送出する。これによりフリップフロ
ップ６はセットされ、さらにフリップフロップ７がFIFO
シフトインとフリップフロップリセットタイミングとの
同期をとり、その出力によりFIFO書込み信号線およびデ
ータ線をセレクタ２、３をＡ側にしてＣＰＵ側に接続す
る。
次にＣＰＵ１はＦＩＦＯ４をリセットし、続いてブロッ
クデータをアウト命令によりセレクタ２を介し、ＦＩＦ
Ｏ４に順次書込む。ＦＩＦＯ４に書込みを完了すると、
ＣＰＵ１はFIFO書込み完了指示を送出しフリップフロッ
プ７をリセットすることによりセレクタ２、３をＢ側と
し、FIFO書込み信号およびデータ線をＣＰＵ側よりルー
プ制御側に切替えFIFOシフトインを閉じる。
クデータをアウト命令によりセレクタ２を介し、ＦＩＦ
Ｏ４に順次書込む。ＦＩＦＯ４に書込みを完了すると、
ＣＰＵ１はFIFO書込み完了指示を送出しフリップフロッ
プ７をリセットすることによりセレクタ２、３をＢ側と
し、FIFO書込み信号およびデータ線をＣＰＵ側よりルー
プ制御側に切替えFIFOシフトインを閉じる。
ＦＩＦＯ４は、オアゲート８からの送信側と同期したタ
イミング（ＳＯ入力）を受信するごとに、１ワードずつ
ＦＩＦＯ４の内容を順次パラレル・シリアル変換器５に
パラレル送出するとともに、同ＦＩＦＯ４の入力側に折
り返し、自動的に送出データを再びＦＩＦＯ４に書込
む。
イミング（ＳＯ入力）を受信するごとに、１ワードずつ
ＦＩＦＯ４の内容を順次パラレル・シリアル変換器５に
パラレル送出するとともに、同ＦＩＦＯ４の入力側に折
り返し、自動的に送出データを再びＦＩＦＯ４に書込
む。
パラレル・シリアル変換器５は、送信クロックにより外
部装置へシリアルに転送する。以後、ＣＰＵ１より再び
FIFO書込み指示がくるまでＦＩＦＯの内容を入力側に折
り返すことにより、情報ブロックデータが繰り返し連続
して外部装置に転送される。
部装置へシリアルに転送する。以後、ＣＰＵ１より再び
FIFO書込み指示がくるまでＦＩＦＯの内容を入力側に折
り返すことにより、情報ブロックデータが繰り返し連続
して外部装置に転送される。
本発明は、以上説明したように、ＤＭＡコントローラを
使用するかわりに、ＣＰＵで容易に制御できるＦＩＦＯ
を設け、ＦＩＦＯのシフトウアトデータをＦＩＦＯのシ
フトインデータとして折り返すことにより転送データを
繰り返し転送することができる。
使用するかわりに、ＣＰＵで容易に制御できるＦＩＦＯ
を設け、ＦＩＦＯのシフトウアトデータをＦＩＦＯのシ
フトインデータとして折り返すことにより転送データを
繰り返し転送することができる。
したがって、ＤＭＡコントローラを使用しないので、Ｃ
ＰＵはＤＭＡコントローラを制御するための処理の必要
がなくなり、また一定間隔でのバス専有がないのでＣＰ
Ｕ処理能力が向上するとともに、ＦＩＦＯの使用はＣＰ
Ｕでの制御が容易であり、かつ消費電力が少なくコスト
が低い優れた効果がある。
ＰＵはＤＭＡコントローラを制御するための処理の必要
がなくなり、また一定間隔でのバス専有がないのでＣＰ
Ｕ処理能力が向上するとともに、ＦＩＦＯの使用はＣＰ
Ｕでの制御が容易であり、かつ消費電力が少なくコスト
が低い優れた効果がある。
第１図は本発明の一実施例を示すブロック構成図。 第２図は従来の方式を示すブロック構成図。 １、１１……中央処理装置（ＣＰＵ）、２、３……セレ
クタ、４……ＦＩＦＯ、５、１６……パラレル・シリア
ル変換器、６、７、１７……フリップフロップ、８……
オアゲート、１２……ダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡコントローラ）、１３……ランダ
ム・アクセス・メモリ（ＲＡＭ）、１４……ユニバーサ
ル・レシーブ・トランスミット（ＵＲＴ）、１５……ア
ドレスラッチ。
クタ、４……ＦＩＦＯ、５、１６……パラレル・シリア
ル変換器、６、７、１７……フリップフロップ、８……
オアゲート、１２……ダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡコントローラ）、１３……ランダ
ム・アクセス・メモリ（ＲＡＭ）、１４……ユニバーサ
ル・レシーブ・トランスミット（ＵＲＴ）、１５……ア
ドレスラッチ。
Claims (1)
- 【請求項１】小容量情報ブロックを繰り返し連続転送す
るためのディジタルデータ転送方式において、 中央処理装置から制御可能なＦＩＦＯと、 中央処理装置から制御可能なセレクタと を備え、 このＦＩＦＯ出力がデータ転送出力に導かれるととも
に、分岐されて上記セレクタの一つの入力に帰還接続さ
れ、 上記セレクタは、他の入力に転送すべきデータ源が接続
され、その出力が上記ＦＩＦＯの入力に接続された ことを特徴とするディジタルデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027701A JPH0628364B2 (ja) | 1986-02-10 | 1986-02-10 | デイジタルデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027701A JPH0628364B2 (ja) | 1986-02-10 | 1986-02-10 | デイジタルデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62185437A JPS62185437A (ja) | 1987-08-13 |
| JPH0628364B2 true JPH0628364B2 (ja) | 1994-04-13 |
Family
ID=12228284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027701A Expired - Fee Related JPH0628364B2 (ja) | 1986-02-10 | 1986-02-10 | デイジタルデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628364B2 (ja) |
-
1986
- 1986-02-10 JP JP61027701A patent/JPH0628364B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62185437A (ja) | 1987-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |