JPS62185437A - デイジタルデ−タ転送方式 - Google Patents
デイジタルデ−タ転送方式Info
- Publication number
- JPS62185437A JPS62185437A JP61027701A JP2770186A JPS62185437A JP S62185437 A JPS62185437 A JP S62185437A JP 61027701 A JP61027701 A JP 61027701A JP 2770186 A JP2770186 A JP 2770186A JP S62185437 A JPS62185437 A JP S62185437A
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- Japan
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- fifo
- data
- cpu
- flop
- flip
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- Granted
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- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子交換機用のデータ端末装置に利用される
。特に、小容量情報ブロックを繰り返し連続転送するた
めのディジタルデータ転送方式に関する。なお、ＦＩＦ
Ｏはファーストインファーストアウトメモリの略である
。
。特に、小容量情報ブロックを繰り返し連続転送するた
めのディジタルデータ転送方式に関する。なお、ＦＩＦ
Ｏはファーストインファーストアウトメモリの略である
。
本発明は、小容量情報ブロックを繰り返し連続転送する
ためのディジタルデータ転送方式において、 接続される他装置への同一データブロックの繰り返し転
送をＦＩＦＯを使用し、ＣＰＵ制御によりＦＩＦＯのシ
フトアウトデータをＦＩＦＯのシフトインデータに折り
返すことにより、ＤＭＡコントローラを使用せずに情報
ブロックを繰り返し転送することができるようにしたも
のである。
ためのディジタルデータ転送方式において、 接続される他装置への同一データブロックの繰り返し転
送をＦＩＦＯを使用し、ＣＰＵ制御によりＦＩＦＯのシ
フトアウトデータをＦＩＦＯのシフトインデータに折り
返すことにより、ＤＭＡコントローラを使用せずに情報
ブロックを繰り返し転送することができるようにしたも
のである。
従来、中央処理装置（以下、ｒＣＰＵＪという。）から
の情報ブロックを外部装置に対し、外部タイミングにて
繰り返し、連続転送する場合には、ダイレクト・メモリ
・アクセス（以下、ｒＤＭＡＪという。）８！＆能動作
によりＣＰＵ制御下のランダム・アクセス・メモリ（以
下、ｒＲＡＭＪという、）エリアの一部をＤＭＡ転送エ
リアに割り当て、ＣＰｔＪより情報ブロックを書込み、
ＣＰＵより情報ブロックを１回転送完了ごとにＤＭＡコ
ントローラを制御することにより行っている。すなわち
、ＤＭＡコントローラガＲＡＭからの転送データ読み出
しを行い、外部装置に対して送出することで繰り返し連
続転送を可能としていた。
の情報ブロックを外部装置に対し、外部タイミングにて
繰り返し、連続転送する場合には、ダイレクト・メモリ
・アクセス（以下、ｒＤＭＡＪという。）８！＆能動作
によりＣＰＵ制御下のランダム・アクセス・メモリ（以
下、ｒＲＡＭＪという、）エリアの一部をＤＭＡ転送エ
リアに割り当て、ＣＰｔＪより情報ブロックを書込み、
ＣＰＵより情報ブロックを１回転送完了ごとにＤＭＡコ
ントローラを制御することにより行っている。すなわち
、ＤＭＡコントローラガＲＡＭからの転送データ読み出
しを行い、外部装置に対して送出することで繰り返し連
続転送を可能としていた。
第２図はこのような従来の方式を示すプロ・７り構成図
である。ＣＰＵＩＩは、ＤＭＡコントローラ１２に対し
送信データがセーブしであるＲＡＭ１３の先頭アドレス
、ＤＭＡデータ方向およびＤＭＡイネーブルなどの指示
を行う。次にＣＰＵＩＩは、ユニバーサル・レシーブ・
トランスミツト（以下、ｒＵＲＴＪという。）１４に対
し送信ＤＭＡ指示を送出する。ＵＲＴ１４がＤＭＡコン
トローラ１２に対し、送信ＤＭＡリクエスト信号を送出
することにより、ＤＭＡコントローラ１２はＣＰＵＩＩ
に対し、ホールドリクエスト信号を送出する。ＣＰＵＩ
Ｉはホールドリクエスト信号を受信すると、実行中の命
令完了後、ＤＭＡ構成された１２に対しホールドアクノ
リジ信号を送出するとともにホールド状態となる。
である。ＣＰＵＩＩは、ＤＭＡコントローラ１２に対し
送信データがセーブしであるＲＡＭ１３の先頭アドレス
、ＤＭＡデータ方向およびＤＭＡイネーブルなどの指示
を行う。次にＣＰＵＩＩは、ユニバーサル・レシーブ・
トランスミツト（以下、ｒＵＲＴＪという。）１４に対
し送信ＤＭＡ指示を送出する。ＵＲＴ１４がＤＭＡコン
トローラ１２に対し、送信ＤＭＡリクエスト信号を送出
することにより、ＤＭＡコントローラ１２はＣＰＵＩＩ
に対し、ホールドリクエスト信号を送出する。ＣＰＵＩ
Ｉはホールドリクエスト信号を受信すると、実行中の命
令完了後、ＤＭＡ構成された１２に対しホールドアクノ
リジ信号を送出するとともにホールド状態となる。
ＤＭＡコントローラ１２は、ホールドアクノリジ信号を
受信すると指定されたアドレスの上位ビットをアドレス
ラッチ１５に送出し、ＵＲＴ１４に対し送信ＤＭＡアク
ノリジ信号を送出する。次に、指示された下位ビットを
送出するとともに、メモリに対し読出し信号およびＵＲ
Ｔ１４に対し書込信号を送出し、送信バイト数を１だけ
減少させる。ＵＲＴ１４は、送信ＤＭＡアクノリジ信号
を受信すると、送出していた送信ＤＭＡリクエスト信号
を解除する。これによりＤＭＡコントローラ１２は送信
からのデータをＵＲＴ内送信バッファに書込む。
受信すると指定されたアドレスの上位ビットをアドレス
ラッチ１５に送出し、ＵＲＴ１４に対し送信ＤＭＡアク
ノリジ信号を送出する。次に、指示された下位ビットを
送出するとともに、メモリに対し読出し信号およびＵＲ
Ｔ１４に対し書込信号を送出し、送信バイト数を１だけ
減少させる。ＵＲＴ１４は、送信ＤＭＡアクノリジ信号
を受信すると、送出していた送信ＤＭＡリクエスト信号
を解除する。これによりＤＭＡコントローラ１２は送信
からのデータをＵＲＴ内送信バッファに書込む。
ＤＭＡコントローラ１２は、ＵＲＴ１４からの送信ＤＭ
Ａリクエスト信号が解除されるとＣＰＵＩＩへのホール
ドリクエスト信号を解除する。ＣＰ Ｕｌｌはホールド
リクエスト信号が解除されると、ホールドアクノリジ信
号を解除するとともに、ホールド状態も解除し、再びプ
ログラムの実行を行う。ＵＲＴ１４は送信バッファの内
容をパラレル・シリアル変換器１６にパラレルに書込み
、送信クロックにより外部装置にシリアル転送し、転送
終了前に再びＤＭＡコントローラ１２に対し送信ＤＭＡ
リクエスト信号を送出する。
Ａリクエスト信号が解除されるとＣＰＵＩＩへのホール
ドリクエスト信号を解除する。ＣＰ Ｕｌｌはホールド
リクエスト信号が解除されると、ホールドアクノリジ信
号を解除するとともに、ホールド状態も解除し、再びプ
ログラムの実行を行う。ＵＲＴ１４は送信バッファの内
容をパラレル・シリアル変換器１６にパラレルに書込み
、送信クロックにより外部装置にシリアル転送し、転送
終了前に再びＤＭＡコントローラ１２に対し送信ＤＭＡ
リクエスト信号を送出する。
以上の繰り返しを行うことにより、繰り返し連続転送を
可能としていた。
可能としていた。
ところが、このような従来の連続繰り返しディジタルデ
ータ転送方式では、ＲＡＭをコントロールするためのＤ
ＭＡコントロ、−ラを使用し、ＣＰＵで制御されるＲＡ
Ｍの一部をＤＭＡ転送エリアに割り当てるので、ＣＰＵ
での制御が複雑であり、１回転送が完了するごとに、Ｃ
ＰＵは再びＤＭＡコントローラを再制御しなくてはなら
ない。
ータ転送方式では、ＲＡＭをコントロールするためのＤ
ＭＡコントロ、−ラを使用し、ＣＰＵで制御されるＲＡ
Ｍの一部をＤＭＡ転送エリアに割り当てるので、ＣＰＵ
での制御が複雑であり、１回転送が完了するごとに、Ｃ
ＰＵは再びＤＭＡコントローラを再制御しなくてはなら
ない。
また、ＤＭＡコントローラは一定間隔でバスを占有して
しまうので、ＣＰＵの処理能力が低下する欠点があると
ともに、ＤＭＡコントローラおよびＵＲＴは、消費電流
が大きく、またコストが高くなる欠点があった。
しまうので、ＣＰＵの処理能力が低下する欠点があると
ともに、ＤＭＡコントローラおよびＵＲＴは、消費電流
が大きく、またコストが高くなる欠点があった。
本発明は、このような従来の欠点を解決するもので、Ｃ
ＰＵ制御が容易で、かつ安価な回路構成で実現できるデ
ィジタルデータ転送方式を提供することを目的とする。
ＰＵ制御が容易で、かつ安価な回路構成で実現できるデ
ィジタルデータ転送方式を提供することを目的とする。
本発明は、小容量情報ブロックを繰り返し連続転送する
ためのディジタルデータ転送方式において、中央処理装
置から制御可能なＦＩＦＯと、中央処理装置から制御可
能なセレクタとを備え、このＦＩＦＯ出力がデータ転送
出力に導かれるとともに、分岐されて上記セレクタの一
つの入力に帰還接続され、上記セレクタは、他の入力に
転送すべきデータ源が接続され、その出力が上記ＦＩＦ
Ｏの入力に接続されたことを特徴とする。
ためのディジタルデータ転送方式において、中央処理装
置から制御可能なＦＩＦＯと、中央処理装置から制御可
能なセレクタとを備え、このＦＩＦＯ出力がデータ転送
出力に導かれるとともに、分岐されて上記セレクタの一
つの入力に帰還接続され、上記セレクタは、他の入力に
転送すべきデータ源が接続され、その出力が上記ＦＩＦ
Ｏの入力に接続されたことを特徴とする。
本発明のデータの繰り返し連続転送を可能にするディジ
タルデータ転送方式は、ＣＰＵで容易に制御が可能なＦ
ＩＦＯとセレクタを設け、ＣＰＵがＦＩＦＯへのデータ
書込みおよびＦＩＦＯシフトアウトデータをＦＩＦＯシ
フトインデータに折り返し指示を出すことにより、同一
データは何回でも繰り返し転送することができる。
タルデータ転送方式は、ＣＰＵで容易に制御が可能なＦ
ＩＦＯとセレクタを設け、ＣＰＵがＦＩＦＯへのデータ
書込みおよびＦＩＦＯシフトアウトデータをＦＩＦＯシ
フトインデータに折り返し指示を出すことにより、同一
データは何回でも繰り返し転送することができる。
以下、本発明の実施例方式を図面に基づいて説明する。
第１図は、本発明の一実施例を示すブロック構成図であ
る。第１図において、ＣＰＵ ｌ、ＣＰＵ１のデータ線
およびＦＩＦＯ書込み信号線がそれぞれ一方の入力（Ａ
）に接続されるセレクタ２．３、各セレクタ２．３の出
力が接続されるＦＩＦＯ４、ＦＩＦＯ４のデータ出力が
接続されるパラレル・シリアル変換器５、およびフリッ
プフロップ６．７、オアゲート８により構成される。
る。第１図において、ＣＰＵ ｌ、ＣＰＵ１のデータ線
およびＦＩＦＯ書込み信号線がそれぞれ一方の入力（Ａ
）に接続されるセレクタ２．３、各セレクタ２．３の出
力が接続されるＦＩＦＯ４、ＦＩＦＯ４のデータ出力が
接続されるパラレル・シリアル変換器５、およびフリッ
プフロップ６．７、オアゲート８により構成される。
セレクタ２の他方の入力（Ｂ）には、ＦＩＦＯ４の出力
が分岐して接続され、セレクタ３の他方の入力（Ｂ）に
はクロックが接続される。ＣＰＵＩから出力されるＦＩ
ＦＯ書込み開始信号（ＳＯＦＴ設定）は、ＦＩＦＯ４お
よびフリップフロップ６に接続され、フリップフロップ
６の出力はフリップフロップ７のリセット端子に接続さ
れる。フリップフロップ７の出力は、セレクタ２．３お
よびオアゲート８の一方の入力に接続される。オアゲー
ト８の他方の入力にはクロックが接続され、その出力は
ＦＩＦＯ４のＳＯ端子に入力される。
が分岐して接続され、セレクタ３の他方の入力（Ｂ）に
はクロックが接続される。ＣＰＵＩから出力されるＦＩ
ＦＯ書込み開始信号（ＳＯＦＴ設定）は、ＦＩＦＯ４お
よびフリップフロップ６に接続され、フリップフロップ
６の出力はフリップフロップ７のリセット端子に接続さ
れる。フリップフロップ７の出力は、セレクタ２．３お
よびオアゲート８の一方の入力に接続される。オアゲー
ト８の他方の入力にはクロックが接続され、その出力は
ＦＩＦＯ４のＳＯ端子に入力される。
なお、フリップフロップ７はＣＰＵＩがフリップフロッ
プ６をリセットするタイミングと、ＦＩＦＯシフトアウ
ト・インのタイミングが非同期であるので、この同期を
とるために設けられる。
プ６をリセットするタイミングと、ＦＩＦＯシフトアウ
ト・インのタイミングが非同期であるので、この同期を
とるために設けられる。
ＣＰＵＩは、送出したい情報ブロックデータがあるとき
には、ＦＩＦＯ４およびフリップフロップ６に対し、Ｆ
ＩＦＯ書込み開始信号を送出する。これによりフリップ
フロップ６はセットされ、さらにフリップフロップ７が
ＦＩＦＯシフトインとフリップフロップリセットタイミ
ングとの同期をとり、その出力によりＦＩＦＯ書込み信
号線およびデータ線をセレクタ２．３をＡ側にしてＣＰ
Ｕ側に接続する。
には、ＦＩＦＯ４およびフリップフロップ６に対し、Ｆ
ＩＦＯ書込み開始信号を送出する。これによりフリップ
フロップ６はセットされ、さらにフリップフロップ７が
ＦＩＦＯシフトインとフリップフロップリセットタイミ
ングとの同期をとり、その出力によりＦＩＦＯ書込み信
号線およびデータ線をセレクタ２．３をＡ側にしてＣＰ
Ｕ側に接続する。
次にＣＰＵＩはＦＩＦＯ４をリセットし、続いてブロッ
クデータをアウト命令によりセレクタ２を介し、ＦＩＦ
Ｏ４に順次書込む。ＦＩＦＯ４に書込みを完了すると、
ＣＰＵ １はＦＩＦＯ書込み完了指示を送出しフリップ
フロップ７をリセットすることによりセレクタ２．３を
Ｂ側とし、ＦＩＦＯ書込み信号およびデータ線をＣＰＵ
側よりループ制御側に切替えＦＩＦＯシフトインを閉じ
る。
クデータをアウト命令によりセレクタ２を介し、ＦＩＦ
Ｏ４に順次書込む。ＦＩＦＯ４に書込みを完了すると、
ＣＰＵ １はＦＩＦＯ書込み完了指示を送出しフリップ
フロップ７をリセットすることによりセレクタ２．３を
Ｂ側とし、ＦＩＦＯ書込み信号およびデータ線をＣＰＵ
側よりループ制御側に切替えＦＩＦＯシフトインを閉じ
る。
ＦＩＦＯ４は、オアゲート８からの送信側と同期したタ
イミング（ＳＯ大入力を受信するごとに、■ワードずつ
ＦＩＦＯ４の内容を順次パラレル・シリアル変換器５に
パラレル送出するとともに、同ＦＩＦＯ４の入力側に折
り返し、自動的に送出データを再びＦＩＦＯ４に書込む
。
イミング（ＳＯ大入力を受信するごとに、■ワードずつ
ＦＩＦＯ４の内容を順次パラレル・シリアル変換器５に
パラレル送出するとともに、同ＦＩＦＯ４の入力側に折
り返し、自動的に送出データを再びＦＩＦＯ４に書込む
。
パラレル・シリアル変換器５は、送信クロ・７りにより
外部装置へシリアルに転送する。以後、ＣＰＵＩより再
びＦＩＦＯ書込み指示がくるまでＦＩＦＯの内容を入力
端に折り返すことにより、情報ブロックデータが繰り返
し連続して外部装置に転送される。
外部装置へシリアルに転送する。以後、ＣＰＵＩより再
びＦＩＦＯ書込み指示がくるまでＦＩＦＯの内容を入力
端に折り返すことにより、情報ブロックデータが繰り返
し連続して外部装置に転送される。
本発明は、以上説明したように、ＤＭＡコントローラを
使用するかわりに、ＣＰＵで容易に制御できるＦＩＦＯ
を設け、ＦＩＦＯのシフトアウトデータをＦＩＦＯのシ
フトインデータとして折り返すことにより転送データを
繰り返し転送することができる。
使用するかわりに、ＣＰＵで容易に制御できるＦＩＦＯ
を設け、ＦＩＦＯのシフトアウトデータをＦＩＦＯのシ
フトインデータとして折り返すことにより転送データを
繰り返し転送することができる。
したがって、ＤＭＡコントローラを使用しないので、Ｃ
ＰＵはＤＭＡコントローラを制御卸するための処理の必
要がなくなり、また一定間隔でのバス専有がないのでＣ
ＰＵ処理能力が向上するとともに、ＦＩＦＯの使用はＣ
ＰＵでの制御が容易であり、かつ消費電力が少なくコス
トが低い優れた効果がある。
ＰＵはＤＭＡコントローラを制御卸するための処理の必
要がなくなり、また一定間隔でのバス専有がないのでＣ
ＰＵ処理能力が向上するとともに、ＦＩＦＯの使用はＣ
ＰＵでの制御が容易であり、かつ消費電力が少なくコス
トが低い優れた効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図は従来の方式を示すプロ、り構成図。
１．１１・・・中央処理装置（ＣＰＵ） 、２．３・・
・セレクタ、４・・・ＦＩＦｏ、５．１６・・・パラレ
ル・シリアル変換器、６．７．１７・・・フリップフロ
ップ、８・・・オアゲート、１２・・・ダイレクト・メ
モリ・アクセス・コントローラ（ＤＭＡコントローラ）
、１３・・・ランダム・アクセス・メモリ （ＲＡ Ｍ
） 、１４・・・ユニバーサル・レシーブ・トランスミ
ツト（ＵＲＴ）、１５・・・アドレスラッチ。
・セレクタ、４・・・ＦＩＦｏ、５．１６・・・パラレ
ル・シリアル変換器、６．７．１７・・・フリップフロ
ップ、８・・・オアゲート、１２・・・ダイレクト・メ
モリ・アクセス・コントローラ（ＤＭＡコントローラ）
、１３・・・ランダム・アクセス・メモリ （ＲＡ Ｍ
） 、１４・・・ユニバーサル・レシーブ・トランスミ
ツト（ＵＲＴ）、１５・・・アドレスラッチ。
Claims (1)
- （１）小容量情報ブロックを繰り返し連続転送するため
のディジタルデータ転送方式において、中央処理装置か
ら制御可能なＦＩＦＯと、 中央処理装置から制御可能なセレクタと を備え、 このＦＩＦＯ出力がデータ転送出力に導かれるとともに
、分岐されて上記セレクタの一つの入力に帰還接続され
、 上記セレクタは、他の入力に転送すべきデータ源が接続
され、その出力が上記ＦＩＦＯの入力に接続された ことを特徴とするディジタルデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027701A JPH0628364B2 (ja) | 1986-02-10 | 1986-02-10 | デイジタルデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61027701A JPH0628364B2 (ja) | 1986-02-10 | 1986-02-10 | デイジタルデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62185437A true JPS62185437A (ja) | 1987-08-13 |
| JPH0628364B2 JPH0628364B2 (ja) | 1994-04-13 |
Family
ID=12228284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027701A Expired - Fee Related JPH0628364B2 (ja) | 1986-02-10 | 1986-02-10 | デイジタルデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628364B2 (ja) |
-
1986
- 1986-02-10 JP JP61027701A patent/JPH0628364B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628364B2 (ja) | 1994-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |