JPH062836U - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 高精度の素子を用いることなく上位ビットと
下位ビットのつなぎ目の段差をなくす。 【構成】 Ｄ／Ａコンバータは、電圧ＶＲを発生する電
圧源および積分回路の抵抗５間に設けられたスイッチ１
と、ディジタル信号の下位桁が示す値に応じた補正用電
圧ＶＦを出力する演算増幅器１３間に設けられたスイッ
チ２と、ゼロ電位点および積分回路の抵抗５間に設けら
れたスイッチ３とを有する。Ｄ／Ａコンバータは、ディ
ジタル信号の上位桁が示す値に応じた時間だけスイッチ
１をオンにし、スイッチ１をオンにしていないときに、
スイッチ１をオンにする最小単位の時間だけスイッチ２
をオンにし、スイッチ１，２をオンにしていないときに
スイッチ３をオンにする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はディジタル／アナログ変換器（以下、Ｄ／Ａコンバータと記す）に関 する。

【０００２】

【従来の技術】

図３（ａ）はＤ／Ａコンバータの従来例を示す回路図、図３（ｂ）は図３（ａ ）中のパルス幅変調器３２，３３の一例を示す回路図である。マイクロコンピュ ータ、ロジック回路等で構成されるディジタル回路３１は、上位８ビット、下位 ８ビットの計１６ビットのディジタル信号を出力している。パルス幅変換器３２ （以下、ＰＷＭ３２と記す）は上記ディジタル信号の上位８ビットを入力し、パ ルス幅変換器３３（以下、ＰＷＭ３３と記す）は上記ディジタル信号の下位８ビ ットを入力する。これらＰＷＭ３２，３３は、入力したディジタル信号に応じた パルス幅変調信号（以下、ＰＷＭ信号と記す）を出力するので、いずれも２個の スイッチ４１，４２で構成されており、一方のスイッチ４１は設定電圧Ｖ_R を出 力する図示しない電圧源に、他方のスイッチ４２は基準電圧源としてのアース（ ゼロ電位）にそれぞれ接続されている。ＰＷＭ３２の出力端は１００ＫΩの入力 抵抗器３４を介して、またＰＷＭ３３の出力端は１００ＭΩ（入力抵抗器３４の １／１０００倍の重み付けがなされている）の入力抵抗器３５を介して演算増幅 器３８の反転入力端にいずれも接続されている。そしてこの演算増幅器３８は、 １００ＫΩの帰還抵抗器３６および帰還コンデンサ３７が接続されており、ディ ジタル回路３１が出力する１６ビットのディジタル信号に応じたアナログ信号を 出力する。

【０００３】

【考案が解決しようとする課題】

上述した従来のＤ／Ａコンバータは、上位ビットと下位ビットを入力抵抗器で 重み付けして加算しているので、重み付けが正確でないと、上位ビットと下位ビ ットのつなぎ目に分解能より大きな段差が生ずる。すなわちつなぎ目の補正が必 要となる。このため、高精度の素子が必要となり、Ｄ／Ａコンバータが高価なも のとなる。

【０００４】 本考案は、高精度の素子を用いることなく上位ビットと下位ビットのつなぎ目 の段差をなくしたＤ／Ａコンバータを提供することにある。

【０００５】

【課題を解決するための手段】

本考案のＤ／Ａコンバータは、 入力端の電圧を平均化する積分回路と、 あらかじめ設定された電圧を発生する定電圧源と、 与えられるディジタル信号の下位桁が示す値に応じた電圧を出力する下位桁用 変換器と、 前記定電圧源および前記積分回路の入力端間に設けられた第１のスイッチと、 前記下位桁用変換器および前記積分回路の入力端間に設けられた第２のスイッ チと、 ゼロ電位の点および前記積分回路の入力端間に設けられた第３のスイッチと、 前記ディジタル信号の上位桁が示す値に応じた時間だけ第１のスイッチをオン にし、第１のスイッチをオンにしていないときに、第１のスイッチをオンにする 最小単位の時間だけ第２のスイッチをオンにし、第１および第２のスイッチのい ずれもオンにしていないときに第３のスイッチをオンにする制御手段とを有する 。

【０００６】

【作用】

第１のスイッチは、上位桁のディジタル信号に応じた時間幅のＰＷＭ信号を出 力する。第２のスイッチは、第１のスイッチの出力が行われていないときに、下 位桁のディジタル信号に応じて電圧のパルス振幅変調信号（以下、ＰＡＭ信号と 記す）を出力する。第３のスイッチは、第１，第２のスイッチの出力が行われて いないときに、ゼロ電位を出力する。これら第１，第２，第３のスイッチの出力 の平均値がディジタル信号に応じたアナログ電圧となる。ＰＡＭ信号の最大振幅 は容易に調整できるから、上位ビットと下位ビットのつなぎ目の段差は容易にな くすことができる。

【０００７】

【実施例】

次に、本考案の実施例について図面を参照して説明する。図１は本考案の一実 施例のＤ／Ａコンバータを示す回路図、図２は本実施例の動作を示すタイミング チャートである。

【０００８】 マイクロコンピュータ、ロジック回路等で構成される図示しないディジタル回 路は、上位８ビット、下位８ビットの計１６ビットのディジタル信号を出力して いる。抵抗器５、コンデンサ６および演算増幅器７からなる第１の積分回路は、 入力端４の電圧ＶＩを上記ディジタル信号の１周期ＴＳ（ＴＳは例えば１秒）の １〜数十倍程度の時定数で積分し、平均化する。第１のスイッチ１は、ＰＷＭ信 号を出力するもので、図２に示すように、周期ＴＳにつき上記ディジタル回路よ り与えられるディジタル信号の上位８ビットの信号ａが示す値に応じた時間ＴＲ だけオンし、あらかじめ設定された電圧ＶＲを出力する図示しない定電圧源と第 １の積分回路の入力端４とを接続するように上記ディジタル回路に制御される。 第１のスイッチ１のオン時間は、信号ａが示す２進数の値に比例するので、最小 単位の２進数０００００００１につき例えば１／２５６秒である。第２のスイッ チ２は、図２に示すように、第１のスイッチ１がオンしていないときに、１周期 ＴＳにつき第１のスイッチがオンする最小単位の時間ＴＷである１／２５６秒だ け信号ｂが図示しないディジタル回路より与えられてオンし、演算増幅器１３の 出力端と第１の積分回路の入力端４とを接続するように上記ディジタル回路に制 御される。第３のスイッチ３は、図２に示すように、第１および第２のスイッチ １，２がいずれもオンしていないとき、アース（ゼロ電位）と第１の積分回路の 入力端４とを接続するように上記ディジタル回路に制御される。第４のスイッチ ８は、１周期ＴＳにつき上記ディジタル信号の上位８ビットの信号ｄが示す値に 応じた時間だけオンし、上記設定された電圧ＶＲを出力する図示しない定電圧源 と、抵抗器１１、コンデンサ１２および演算増幅器１３からなる第２の積分回路 の入力端とを接続する。第５のスイッチ９は、第４のスイッチ８がオンしていな いときにオンするようにインバータ１０によって反転された信号ｄに制御され、 アースと第２の積分回路の入力端とを接続する。第２の積分回路は、ＰＡＭ信号 を出力するもので、時定数が１周期ＴＳの数倍〜数十倍程度に設定され、補正用 電圧ＶＦを出力する。第２の積分回路には、ＩＣ化されたＤ／Ａコンバータを用 いてもよい。以上の構成により、Ｄ／Ａコンバータの出力電圧ＶＯ＝ＶＲ・（Ｔ Ｒ／ＴＳ）＋ＶＦ・（ＴＷ／ＴＳ）が得られる。

【０００９】 表１はディジタル信号の数値（１６進数）とスイッチ１，２，３のオン時間お よび補正用電圧ＶＦとの関係の例を示す。補正用電圧ＶＦの最大振幅は、ディジ タル信号（００ＦＦ）₁₆のとき２５５／２５６であるから、上位ビットと下位ビ ットのつなぎめの段差はない。

【００１０】

【表１】

【００１１】

【考案の効果】

以上説明したように本考案は、上位桁をＰＷＭ信号、下位桁をＰＡＭ信号で出 力して平均値をとることにより、高精度の素子を用いることなく上位ビットと下 位ビットのつなぎ目の段差をなくすことができる効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例のＤ／Ａコンバータを示す回
路図である。

【図２】本実施例の動作を示すタイミングチャートであ
る。

【図３】Ｄ／Ａコンバータの従来例を示す回路図であ
る。

【符号の説明】

１，２，３，８，９ スイッチ ４ 第１の積分回路の入力端 ５，１１ 抵抗器 ６，１２ コンデンサ ７，１３ 演算増幅器

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力端の電圧を平均化する積分回路と、 あらかじめ設定された電圧を発生する定電圧源と、 与えられるディジタル信号の下位桁が示す値に応じた電
   圧を出力する下位桁用変換器と、 前記定電圧源および前記積分回路の入力端間に設けられ
   た第１のスイッチと、 前記下位桁用変換器および前記積分回路の入力端間に設
   けられた第２のスイッチと、 ゼロ電位の点および前記積分回路の入力端間に設けられ
   た第３のスイッチと、 前記ディジタル信号の上位桁が示す値に応じた時間だけ
   第１のスイッチをオンにし、第１のスイッチをオンにし
   ていないときに、第１のスイッチをオンにする最小単位
   の時間だけ第２のスイッチをオンにし、第１および第２
   のスイッチのいずれもオンにしていないときに第３のス
   イッチをオンにする制御手段とを有するディジタル／ア
   ナログ変換器。