JPH0628824Y2 - 電子アッテネータ回路 - Google Patents
電子アッテネータ回路Info
- Publication number
- JPH0628824Y2 JPH0628824Y2 JP11342189U JP11342189U JPH0628824Y2 JP H0628824 Y2 JPH0628824 Y2 JP H0628824Y2 JP 11342189 U JP11342189 U JP 11342189U JP 11342189 U JP11342189 U JP 11342189U JP H0628824 Y2 JPH0628824 Y2 JP H0628824Y2
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- Japan
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- differential amplifier
- electronic
- transistor
- stage
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- 238000013016 damping Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） この考案は電子アッテネータ回路に関し、特にオーディ
オ等の用途に適する低歪み、高Ｓ／Ｎ特性を有する電子
アッテネータ回路に関する。
オ等の用途に適する低歪み、高Ｓ／Ｎ特性を有する電子
アッテネータ回路に関する。
（従来の技術） 信号を任意量だけ減衰させる電子アッテネータ回路は各
種分野で使用されている。
種分野で使用されている。
従来の電子アッテネータ回路の代表的な回路例は、第３
図に示されるように、信号入力端と出力端間に複数個の
抵抗Ｒ２１，Ｒ２２，Ｒ２３、…を設け、電子スイッチ
ＳＷ２１，ＳＷ２２，ＳＷ２３，…を任意に切り換え制
御することにより、入出力端間に挿入される抵抗の抵抗
値を制御し、必要な減衰量を得ている。
図に示されるように、信号入力端と出力端間に複数個の
抵抗Ｒ２１，Ｒ２２，Ｒ２３、…を設け、電子スイッチ
ＳＷ２１，ＳＷ２２，ＳＷ２３，…を任意に切り換え制
御することにより、入出力端間に挿入される抵抗の抵抗
値を制御し、必要な減衰量を得ている。
例えば、第３図において、スイッチＳＷ２１のＯＮ制御
により零減衰量が、スイッチＳＷ２１のＯＦＦおよびス
イッチＳＷ２２のＯＮ制御により抵抗Ｒ２１による減衰
量が、スイッチＳＷ２１，ＳＷ２２のＯＦＦおよびスイ
ッチＳＷ３のＯＮ制御により抵抗（Ｒ２１＋Ｒ２２）に
よる減衰量が得られる。
により零減衰量が、スイッチＳＷ２１のＯＦＦおよびス
イッチＳＷ２２のＯＮ制御により抵抗Ｒ２１による減衰
量が、スイッチＳＷ２１，ＳＷ２２のＯＦＦおよびスイ
ッチＳＷ３のＯＮ制御により抵抗（Ｒ２１＋Ｒ２２）に
よる減衰量が得られる。
（考案が解決しようとする課題） しかしながら、上述の従来のような電子スイッチによる
抵抗値の制御に基づく電子アッテネータ回路には次のよ
うな問題点がある。
抵抗値の制御に基づく電子アッテネータ回路には次のよ
うな問題点がある。
即ち、電子スイッチＳＷ２１〜ＳＷ２３としては、通常
ＣＭＯＳ等のアナログスイッチが用いられるが、かかる
アナログスイッチは非線形特性をもっている。そして上
記電子アッテネータ回路では出力端に至るまでに必ず信
号はこのアナログスイッチを通過するので、減衰された
出力信号にはこの非線形特性に起因する非線形歪が含ま
れ、歪み率やＳ／Ｎ比の劣化が避けられない。
ＣＭＯＳ等のアナログスイッチが用いられるが、かかる
アナログスイッチは非線形特性をもっている。そして上
記電子アッテネータ回路では出力端に至るまでに必ず信
号はこのアナログスイッチを通過するので、減衰された
出力信号にはこの非線形特性に起因する非線形歪が含ま
れ、歪み率やＳ／Ｎ比の劣化が避けられない。
したがって、このような従来の電子式アッテネータ回路
は、低歪率、高Ｓ／Ｎ比が要求されるオーディオ等の用
途には適さないものであった。
は、低歪率、高Ｓ／Ｎ比が要求されるオーディオ等の用
途には適さないものであった。
そこで、この考案の目的は、低歪率および高Ｓ／Ｎ比特
性が容易に得られる電子アッテネータ回路を提供するこ
とにある。
性が容易に得られる電子アッテネータ回路を提供するこ
とにある。
（課題を解決するための手段） 前述の課題を解決するため本考案による電子アッテネー
タ回路は、 反転入力が出力端と接続されて帰還回路を構成する少な
くとも２つの差動増幅回路を備え、 １つの前記差動増幅回路の非反転入力は入力端が接続さ
れ、他方の前記差動増幅回路の非反転入力は減衰用の抵
抗を介して前記入力端が接続されるとともに、 前記差動増幅回路にはそれぞれ前記差動増幅回路の能動
状態／非能動状態への設定制御を行うための電子スイッ
チ、 を備えて成る。
タ回路は、 反転入力が出力端と接続されて帰還回路を構成する少な
くとも２つの差動増幅回路を備え、 １つの前記差動増幅回路の非反転入力は入力端が接続さ
れ、他方の前記差動増幅回路の非反転入力は減衰用の抵
抗を介して前記入力端が接続されるとともに、 前記差動増幅回路にはそれぞれ前記差動増幅回路の能動
状態／非能動状態への設定制御を行うための電子スイッ
チ、 を備えて成る。
（実施例） 次にこの考案について図面を参照しながら説明する。
第１図はこの考案による電子アッテネータ回路の一実施
例を示す回路図である。
例を示す回路図である。
この実施例は、減衰量を減衰抵抗Ｒ６とＲ７で定まる減
衰量と無限大減衰量とに切り換えるための回路例であ
る。
衰量と無限大減衰量とに切り換えるための回路例であ
る。
この実施例の電子アッテネータ回路は、トランジスタＴ
Ｒ１，ＴＲ２を含む差動増幅回路と、トランジスタＴＲ
１とＴＲ２の共通エミッタにコレクタが接続されている
トランジスタＴＲ３を含む定電流回路とから成る初段
１；トランジスタＴＲ４，ＴＲ５を含む差動増幅回路
と、トランジスタＴＲ４とＴＲ５の共通エミッタにコレ
クタが接続されているトランジスタＴＲ６を含む定電流
回路から成る初段２；トランジスタＴＲ７，ＴＲ８，Ｔ
Ｒ９を含むカレントミラー負荷差動増幅回路部から成る
２段目回路；トランジスタＴＲ１０，ＴＲ１１を含むプ
ッシュプルエミッタフォロア回路から成る出力段回路を
備えて構成されている。
Ｒ１，ＴＲ２を含む差動増幅回路と、トランジスタＴＲ
１とＴＲ２の共通エミッタにコレクタが接続されている
トランジスタＴＲ３を含む定電流回路とから成る初段
１；トランジスタＴＲ４，ＴＲ５を含む差動増幅回路
と、トランジスタＴＲ４とＴＲ５の共通エミッタにコレ
クタが接続されているトランジスタＴＲ６を含む定電流
回路から成る初段２；トランジスタＴＲ７，ＴＲ８，Ｔ
Ｒ９を含むカレントミラー負荷差動増幅回路部から成る
２段目回路；トランジスタＴＲ１０，ＴＲ１１を含むプ
ッシュプルエミッタフォロア回路から成る出力段回路を
備えて構成されている。
初段１のトランジスタＴＲ１のベース（非反転入力）に
は入力信号が、初段２のトランジスタＴＲ４のベース
（非反転入力）には、減衰抵抗Ｒ６とＲ７を通過した信
号が入力される。また、反転入力側には出力が接続され
て帰還回路を構成しており、減衰０（ｄＢ）の信号に対
して利得０（ｄＢ）となる。
は入力信号が、初段２のトランジスタＴＲ４のベース
（非反転入力）には、減衰抵抗Ｒ６とＲ７を通過した信
号が入力される。また、反転入力側には出力が接続され
て帰還回路を構成しており、減衰０（ｄＢ）の信号に対
して利得０（ｄＢ）となる。
差動増幅器を構成するトランジスタＴＲ１とＴＲ４およ
びＴＲ２とＴＲ５のコレクタ側はそれぞれ抵抗Ｒ１およ
びＲ２を介して＋VCC電源に接続されている。
びＴＲ２とＴＲ５のコレクタ側はそれぞれ抵抗Ｒ１およ
びＲ２を介して＋VCC電源に接続されている。
定電流回路を構成するトランジスタＴＲ３とＴＲ６のベ
ースおよびエミッタはそれぞれ抵抗Ｒ４とＲ９および抵
抗Ｒ５とＲ１０を介して−VEE電源に接続されている。
また、トランジスタＴＲ３とＴＲ６のベースはそれぞれ
抵抗Ｒ３とＲ８が接続され、電子スイッチＳＷ１とＳＷ
２を介して接地されている。
ースおよびエミッタはそれぞれ抵抗Ｒ４とＲ９および抵
抗Ｒ５とＲ１０を介して−VEE電源に接続されている。
また、トランジスタＴＲ３とＴＲ６のベースはそれぞれ
抵抗Ｒ３とＲ８が接続され、電子スイッチＳＷ１とＳＷ
２を介して接地されている。
カレントミラー負荷差動増幅回路部を構成するトランジ
スタＴＲ７とＴＲ８の共通エミッタは抵抗Ｒ１１を介し
て＋VCC電源に接続され、トランジスタＴＲ７とＴＲ８
のベースは、それぞれトランジスタＴＲ２とＴＲ１のコ
レクタに接続されている。
スタＴＲ７とＴＲ８の共通エミッタは抵抗Ｒ１１を介し
て＋VCC電源に接続され、トランジスタＴＲ７とＴＲ８
のベースは、それぞれトランジスタＴＲ２とＴＲ１のコ
レクタに接続されている。
トランジスタＴＲ８のコレクタとトランジスタＴＲ９の
コレクタは、バイアス用のダイオードＤ２およびＤ３を
介して接続されており、エミッタが−VEE電源に接続さ
れたトランジスタＴＲ９のベースは、トランジスタＴＲ
７のコレクタと、またダイオードＤ１を介して−VEE電
源に接続されている。
コレクタは、バイアス用のダイオードＤ２およびＤ３を
介して接続されており、エミッタが−VEE電源に接続さ
れたトランジスタＴＲ９のベースは、トランジスタＴＲ
７のコレクタと、またダイオードＤ１を介して−VEE電
源に接続されている。
出力段のプッシュプルエミッタフォロアを構成するトラ
ンジスタＴＲ１０のコレクタは＋VCC電源に接続されて
おり、ベースはトランジスタＴＲ８のコレクタに接続さ
れている。トランジスタＴＲ１１のコレクタは−VEE電
源に接続されており、ベースはトランジスタＴＲ９のコ
レクタに接続されている。また、トランジスタＴＲ１０
ＴＲ１１のエミッタはそれぞれ、抵抗Ｒ１２とＲ１３を
介して出力端に接続されている。
ンジスタＴＲ１０のコレクタは＋VCC電源に接続されて
おり、ベースはトランジスタＴＲ８のコレクタに接続さ
れている。トランジスタＴＲ１１のコレクタは−VEE電
源に接続されており、ベースはトランジスタＴＲ９のコ
レクタに接続されている。また、トランジスタＴＲ１０
ＴＲ１１のエミッタはそれぞれ、抵抗Ｒ１２とＲ１３を
介して出力端に接続されている。
次に上記のような構成の電子アッテネータ回路の動作を
説明する。
説明する。
先ず、電子スイッチＳＷ１が“ＯＮ”、電子スイッチＳ
Ｗ２が“ＯＦＦ”状態では、初段１のトランジスタＴＲ
３の定電流回路が能動（ＯＮ）状態、初段２のトランジ
スタＴＲ６の定電流回路は非能動（ＯＦＦ）状態とな
る。
Ｗ２が“ＯＦＦ”状態では、初段１のトランジスタＴＲ
３の定電流回路が能動（ＯＮ）状態、初段２のトランジ
スタＴＲ６の定電流回路は非能動（ＯＦＦ）状態とな
る。
したがって、トランジスタＴＲ４，ＴＲ５、ＴＲ６は非
能動状態となり、この回路は単なる２段差動増幅回路が
１００％の帰還をもつ状態となる。
能動状態となり、この回路は単なる２段差動増幅回路が
１００％の帰還をもつ状態となる。
その結果、入力信号は減衰抵抗Ｒ６とＲ７を通過するこ
となく出力端に現れ、減衰零の出力信号が得られる。
となく出力端に現れ、減衰零の出力信号が得られる。
次に電子スイッチＳＷ１が“ＯＦＦ”、電子スイッチＳ
Ｗ２が“ＯＮ”状態では、初段１の定電流回路は非能動
状態となるから、入力信号は、減衰抵抗Ｒ６とＲ７で定
まる抵抗値に応じた減衰を受けて、初段２の能動状態に
あるトランジスタＴＲ４のベースに入力される。したが
って、所定の減衰を受けた出力信号が得られる。
Ｗ２が“ＯＮ”状態では、初段１の定電流回路は非能動
状態となるから、入力信号は、減衰抵抗Ｒ６とＲ７で定
まる抵抗値に応じた減衰を受けて、初段２の能動状態に
あるトランジスタＴＲ４のベースに入力される。したが
って、所定の減衰を受けた出力信号が得られる。
また、電子スイッチＳＷ１とＳＷ２が両方とも“ＯＦ
Ｆ”状態では、初段１，２とともに非能動（ＯＦＦ）状
態となり、２段目のカレントミラー負荷をもつ差動回路
を構成するトランジスタＴＲ７とＴＲ８のベースは＋V
CCとなるので、２段目回路も非能動（ＯＦＦ）状態とな
る。
Ｆ”状態では、初段１，２とともに非能動（ＯＦＦ）状
態となり、２段目のカレントミラー負荷をもつ差動回路
を構成するトランジスタＴＲ７とＴＲ８のベースは＋V
CCとなるので、２段目回路も非能動（ＯＦＦ）状態とな
る。
その結果、出力段のプッシュプルエミッタフォロアのト
ランジスタのベースには電流は流れず、出力段もＯＦＦ
状態となるので、出力信号は得られず、減衰量は無限大
となる。
ランジスタのベースには電流は流れず、出力段もＯＦＦ
状態となるので、出力信号は得られず、減衰量は無限大
となる。
以上の実施例においては、電子スイッチＳＷ１，ＳＷ２
により定電流回路を構成するトランジスタのバイアス供
給をＯＮ／ＯＦＦ制御したが、第２図に示すように定電
流回路を抵抗Ｒ１５に置き換えて、抵抗に流れる電流を
電子スイッチＳＷ１５によりＯＮ／ＯＦＦ制御してもよ
いことは勿論である。
により定電流回路を構成するトランジスタのバイアス供
給をＯＮ／ＯＦＦ制御したが、第２図に示すように定電
流回路を抵抗Ｒ１５に置き換えて、抵抗に流れる電流を
電子スイッチＳＷ１５によりＯＮ／ＯＦＦ制御してもよ
いことは勿論である。
また、減衰量をより多く設定する場合には、初段のよう
な差動入力増幅回路構成および減衰用抵抗を同様に設け
れば可能であることは明らかである。
な差動入力増幅回路構成および減衰用抵抗を同様に設け
れば可能であることは明らかである。
更に、上述実施例の２段目としてカレントミラー回路構
成を採用する代わりに、初段部をＰＮＰトランジスタと
ＮＰＮトランジスタのコンプリメンタリ差動構成とし、
２段目をＰＮＰトランジスタとＮＰＮトランジスタのコ
ンプリメンタリプッシュプル回路構成とすることも可能
である。
成を採用する代わりに、初段部をＰＮＰトランジスタと
ＮＰＮトランジスタのコンプリメンタリ差動構成とし、
２段目をＰＮＰトランジスタとＮＰＮトランジスタのコ
ンプリメンタリプッシュプル回路構成とすることも可能
である。
（考案の効果） 以上説明したように、この考案では、入力差動増幅回路
をＯＮ／ＯＦＦ制御するための制御信号の供給を電子ス
イッチでＯＮ／ＯＦＦ制御しており、この電子スイッチ
は入力端と出力端間の信号伝達経路内には介在しないの
で、電子スイッチがＣＭＯＳ等の非線形特性をもつ素子
から構成されているとしてもその影響は全く受けない。
をＯＮ／ＯＦＦ制御するための制御信号の供給を電子ス
イッチでＯＮ／ＯＦＦ制御しており、この電子スイッチ
は入力端と出力端間の信号伝達経路内には介在しないの
で、電子スイッチがＣＭＯＳ等の非線形特性をもつ素子
から構成されているとしてもその影響は全く受けない。
したがって、この考案によれば、低歪率および高Ｓ／Ｎ
比の電子アッテネータ回路が簡単に提供でき、例えば、
デジタルボリュームを備えた装置において、アナログ式
のアッテネータを量子化歪み防止のために併用する場合
等、充分な低歪みが要求されるときには特に有効であ
る。
比の電子アッテネータ回路が簡単に提供でき、例えば、
デジタルボリュームを備えた装置において、アナログ式
のアッテネータを量子化歪み防止のために併用する場合
等、充分な低歪みが要求されるときには特に有効であ
る。
第１図はこの考案による電子アッテネータ回路の一実施
例を示す回路図、第２図は第１図に示す実施例における
定電流回路を抵抗に置き換えた例を示す回路図、第３図
は従来の電子アッテネータ回路の基本回路図である。 ＴＲ１〜ＴＲ１１…トランジスタ、 Ｒ１〜Ｒ１３，Ｒ１５，Ｒ２１〜Ｒ２３…抵抗、 Ｄ１，Ｄ２，Ｄ３…ダイオード、 ＳＷ１，ＳＷ２，ＳＷ１５，ＳＷ２１〜ＳＷ２３…電子
スイッチ。
例を示す回路図、第２図は第１図に示す実施例における
定電流回路を抵抗に置き換えた例を示す回路図、第３図
は従来の電子アッテネータ回路の基本回路図である。 ＴＲ１〜ＴＲ１１…トランジスタ、 Ｒ１〜Ｒ１３，Ｒ１５，Ｒ２１〜Ｒ２３…抵抗、 Ｄ１，Ｄ２，Ｄ３…ダイオード、 ＳＷ１，ＳＷ２，ＳＷ１５，ＳＷ２１〜ＳＷ２３…電子
スイッチ。
Claims (1)
- 【請求項１】反転入力が出力端と接続されて帰還回路を
構成する少なくとも２つの差動増幅回路を備え、 １つの前記差動増幅回路の非反転入力は入力端が接続さ
れ、他方の前記差動増幅回路の非反転入力は減衰用の抵
抗を介して前記入力端が接続されるとともに、 前記差動増幅回路にはそれぞれ、前記差動増幅回路の能
動状態／非能動状態への設定制御を行うための電子スイ
ッチ、 を備えて成ることを特徴とする電子アッテネータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11342189U JPH0628824Y2 (ja) | 1989-09-29 | 1989-09-29 | 電子アッテネータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11342189U JPH0628824Y2 (ja) | 1989-09-29 | 1989-09-29 | 電子アッテネータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353023U JPH0353023U (ja) | 1991-05-22 |
| JPH0628824Y2 true JPH0628824Y2 (ja) | 1994-08-03 |
Family
ID=31661837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11342189U Expired - Lifetime JPH0628824Y2 (ja) | 1989-09-29 | 1989-09-29 | 電子アッテネータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628824Y2 (ja) |
-
1989
- 1989-09-29 JP JP11342189U patent/JPH0628824Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353023U (ja) | 1991-05-22 |
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