JPS641785Y2 - - Google Patents
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- JPS641785Y2 JPS641785Y2 JP10036481U JP10036481U JPS641785Y2 JP S641785 Y2 JPS641785 Y2 JP S641785Y2 JP 10036481 U JP10036481 U JP 10036481U JP 10036481 U JP10036481 U JP 10036481U JP S641785 Y2 JPS641785 Y2 JP S641785Y2
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- JP
- Japan
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- transistor
- circuit
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- emitter
- differential pair
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- 239000003990 capacitor Substances 0.000 claims description 5
- 239000000872 buffer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Television Receiver Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案はテレビジヨン受像機等に用いられる利
得制御増幅回路に関する。
得制御増幅回路に関する。
テレビジヨン受像機、モニタ用受像機、ビデオ
テープレコーダ等において小信号増幅段、たとえ
ばAGC（自動利得制御）回路とかACC（自動クロ
マ制御）回路には第１図に示すように利得制御増
幅回路１、レベル検出器２、積分器３が用いられ
ている。上記増幅回路１としては、良好な制御特
性を得るために高周波特性の良いカスコード型の
ものが用いられることが多く、一般に第２図に示
すように集積回路化されて構成されている。すな
わち、２０，２１は外部（たとえば前記レベル検
出器２）から直流の制御電圧が印加される制御入
力端、２２は増幅すべき入力信号がコンデンサ
C1を介して導かれる信号入力端である。Q1，Q2
は第１の差動対を成すトランジスタ、Q3，Q4は
第２の差動対を成すトランジスタである。上記ト
ランジスタQ1，Q4の各ベースは前記制御入力端
２０に接続され、トランジスタQ2，Q3の各ベー
スは前記制御入力端２１に接続されている。そし
て、トランジスタQ1，Q3の各コレクタは一括さ
れたのち電源VCCに接続され、トランジスタQ2，
Q4の各コレクタは一括されたのち抵抗Ｒ１を介
して電源VCCに接続されている。また、差動対ト
ランジスタQ1，Q2のエミツタ接続点はトランジ
スタQ5のコレクタに接続され、このトランジス
タQ5のエミツタは抵抗R2を介して接地され、ベ
ースは前記信号入力端２２に接続されている。ま
た、差動対トランジスタQ3，Q4のエミツタ接続
点はトランジスタQ6のコレクタに接続され、こ
のトランジスタQ6のエミツタは抵抗RAを介して
接地されている。
テープレコーダ等において小信号増幅段、たとえ
ばAGC（自動利得制御）回路とかACC（自動クロ
マ制御）回路には第１図に示すように利得制御増
幅回路１、レベル検出器２、積分器３が用いられ
ている。上記増幅回路１としては、良好な制御特
性を得るために高周波特性の良いカスコード型の
ものが用いられることが多く、一般に第２図に示
すように集積回路化されて構成されている。すな
わち、２０，２１は外部（たとえば前記レベル検
出器２）から直流の制御電圧が印加される制御入
力端、２２は増幅すべき入力信号がコンデンサ
C1を介して導かれる信号入力端である。Q1，Q2
は第１の差動対を成すトランジスタ、Q3，Q4は
第２の差動対を成すトランジスタである。上記ト
ランジスタQ1，Q4の各ベースは前記制御入力端
２０に接続され、トランジスタQ2，Q3の各ベー
スは前記制御入力端２１に接続されている。そし
て、トランジスタQ1，Q3の各コレクタは一括さ
れたのち電源VCCに接続され、トランジスタQ2，
Q4の各コレクタは一括されたのち抵抗Ｒ１を介
して電源VCCに接続されている。また、差動対ト
ランジスタQ1，Q2のエミツタ接続点はトランジ
スタQ5のコレクタに接続され、このトランジス
タQ5のエミツタは抵抗R2を介して接地され、ベ
ースは前記信号入力端２２に接続されている。ま
た、差動対トランジスタQ3，Q4のエミツタ接続
点はトランジスタQ6のコレクタに接続され、こ
のトランジスタQ6のエミツタは抵抗RAを介して
接地されている。
一方、前記トランジスタQ2，Q4のコレクタ共
通接続点はエミツタホロワ接続のトランジスタ
Q7のベースに接続され、このトランジスタQ7の
コレクタは電源VCCに接続され、エミツタは信号
出力端２４に接続されると共に抵抗R3，R4を順
次介して接地されている。そして、この抵抗R3，
R4の接続点は、抵抗R5を介してエミツタホロワ
接続されたトランジスタQ8のベースに接続され
ている。このトランジスタQ8のコレクタは電源
VCCに接続され、エミツタは抵抗R6を介して接地
される。また、このエミツタは抵抗Ｒ７を介して
前記トランジスタQ5のベースに接続されると共
に抵抗Ｒ８を介して前記トランジスタQ6のベー
スに接続されている。そして、前記トランジスタ
Q8のベースは外付け端子２５および外部のバイ
パス用コンデンサC2を介して接地されている。
通接続点はエミツタホロワ接続のトランジスタ
Q7のベースに接続され、このトランジスタQ7の
コレクタは電源VCCに接続され、エミツタは信号
出力端２４に接続されると共に抵抗R3，R4を順
次介して接地されている。そして、この抵抗R3，
R4の接続点は、抵抗R5を介してエミツタホロワ
接続されたトランジスタQ8のベースに接続され
ている。このトランジスタQ8のコレクタは電源
VCCに接続され、エミツタは抵抗R6を介して接地
される。また、このエミツタは抵抗Ｒ７を介して
前記トランジスタQ5のベースに接続されると共
に抵抗Ｒ８を介して前記トランジスタQ6のベー
スに接続されている。そして、前記トランジスタ
Q8のベースは外付け端子２５および外部のバイ
パス用コンデンサC2を介して接地されている。
上記構成において、信号入力端２２に導びかれ
る入力信号はトランジスタQ5により増幅され、
トランジスタQ2，Q4のコレクタ出力はトランジ
スタQ7によりバツフア増幅されて出力端２４か
ら導出される。そして、このトランジスタQ7の
エミツタ回路の抵抗接続点の電圧が取出されてト
ランジスタQ8のベースに加えられる。この場合、
このベースにはバイパス用コンデンサＣ２が接続
されているので、直流電圧が上記ベースに加えら
れる。そして、上記トランジスタQ8のエミツタ
電圧が前記トランジスタQ5，Q6の各ベースに供
給されており、したがつて信号入力端２２には直
流帰還が施されている。
る入力信号はトランジスタQ5により増幅され、
トランジスタQ2，Q4のコレクタ出力はトランジ
スタQ7によりバツフア増幅されて出力端２４か
ら導出される。そして、このトランジスタQ7の
エミツタ回路の抵抗接続点の電圧が取出されてト
ランジスタQ8のベースに加えられる。この場合、
このベースにはバイパス用コンデンサＣ２が接続
されているので、直流電圧が上記ベースに加えら
れる。そして、上記トランジスタQ8のエミツタ
電圧が前記トランジスタQ5，Q6の各ベースに供
給されており、したがつて信号入力端２２には直
流帰還が施されている。
また、差動対トランジスタQ1，Q2、およびQ3，
Q4において、それぞれの電流I1，I2，I3，I4は制
御入力電圧VCの変化に応じて第３図に示すよう
に変化する。この場合、差動対トランジスタQ1，
Q2の電流源トランジスタQ5および差動対トラン
ジスタQ3，Q4の電流源トランジスタQ6に等しい
電流を流すために抵抗R2，RAの値を等しくして
いる。
Q4において、それぞれの電流I1，I2，I3，I4は制
御入力電圧VCの変化に応じて第３図に示すよう
に変化する。この場合、差動対トランジスタQ1，
Q2の電流源トランジスタQ5および差動対トラン
ジスタQ3，Q4の電流源トランジスタQ6に等しい
電流を流すために抵抗R2，RAの値を等しくして
いる。
したがつて、第２図の回路において、信号入力
端２２の直流電圧VAは以下のように導かれる。
端２２の直流電圧VAは以下のように導かれる。
各トランジスタのベース・エミツタ間電圧を
VFとすると、トランジスタQ5のエミツタ電流は、
（VA−VF）／R2になる。このエミツタ電流は、
抵抗R1に流れる電流すなわちI2＋I4に等しいの
で、トランジスタQ7のベース電圧は、 VCC−R1・（VA−VF）／R2で与えられる。した
がつて、抵抗R3およびR4に流れる電流は、 VCC−R1・（VA−VF）／R2−VF／R3＋R4 となるので、トランジスタQ8ベース電圧は、 VCC−R1・（VA−VF）／R2−VF／R3＋R4 ・R4 となる。この電圧からトランジスタQ8のベー
ス・エミツタ間電圧を引いた値がVAに等しいの
で、 VA＝VCC−R1・（VA−VF）／R2−VF／R3＋R4 ・R4−VF が成立つ。
VFとすると、トランジスタQ5のエミツタ電流は、
（VA−VF）／R2になる。このエミツタ電流は、
抵抗R1に流れる電流すなわちI2＋I4に等しいの
で、トランジスタQ7のベース電圧は、 VCC−R1・（VA−VF）／R2で与えられる。した
がつて、抵抗R3およびR4に流れる電流は、 VCC−R1・（VA−VF）／R2−VF／R3＋R4 となるので、トランジスタQ8ベース電圧は、 VCC−R1・（VA−VF）／R2−VF／R3＋R4 ・R4 となる。この電圧からトランジスタQ8のベー
ス・エミツタ間電圧を引いた値がVAに等しいの
で、 VA＝VCC−R1・（VA−VF）／R2−VF／R3＋R4 ・R4−VF が成立つ。
この式をVAについて解くと、
VA＝R4／R3＋R4VCC−（１＋R4／R3＋R4−R1／R2
×R4／R3＋R4）VF／１＋R1／R2・R4／R3＋R4……(1) が成立つ。
×R4／R3＋R4）VF／１＋R1／R2・R4／R3＋R4……(1) が成立つ。
また、最大交流利得Ｇは、トランジスタQ5の
信号電流が全てトランジスタQ2を介してR1に流
れた時であるから、 Ｇ＝R1／R2 …(2) となる。上式(1)，(2)から分るように、利得Ｇを大
きくするためにはＲ１／R2を大きくしなければ
ならず、したがつて信号入力端直流電圧VAは小
となる。
信号電流が全てトランジスタQ2を介してR1に流
れた時であるから、 Ｇ＝R1／R2 …(2) となる。上式(1)，(2)から分るように、利得Ｇを大
きくするためにはＲ１／R2を大きくしなければ
ならず、したがつて信号入力端直流電圧VAは小
となる。
一方、入力信号の無歪最大許容電圧Vinmaxの
ピークピーク値は、トランジスタQ5がカツトオ
フするレベルの２倍であるから、次式で与えられ
る。
ピークピーク値は、トランジスタQ5がカツトオ
フするレベルの２倍であるから、次式で与えられ
る。
Vinmax＝２・（VA−VF） …(3)
上式(1)〜(3)から明らかなように、VAを大きく
してVinmaxを大きくするためのR1／R2の設定
と、Ｇを大きくるためのR1／R2の設定とは相反
する。そこで、従来は利得Ｇ特性、最大許容入力
Vinmax特性（ダイナミツクレンジ）のいずれか
を犠牲にしていた。
してVinmaxを大きくするためのR1／R2の設定
と、Ｇを大きくるためのR1／R2の設定とは相反
する。そこで、従来は利得Ｇ特性、最大許容入力
Vinmax特性（ダイナミツクレンジ）のいずれか
を犠牲にしていた。
本考案は上記の事情に鑑みてなされたもので、
２組の差動対トランジスタの各電流源それぞれの
抵抗を所定の関係を有するように互いに異ならせ
ておくことによつて、最大入力信号時における制
御入力端直流電圧VAを従来に比べて大きくとる
ことができ、利得Ｇおよびダイナミツクレンジを
共に大きく設定し得る利得制御増幅回路を提供す
るものである。
２組の差動対トランジスタの各電流源それぞれの
抵抗を所定の関係を有するように互いに異ならせ
ておくことによつて、最大入力信号時における制
御入力端直流電圧VAを従来に比べて大きくとる
ことができ、利得Ｇおよびダイナミツクレンジを
共に大きく設定し得る利得制御増幅回路を提供す
るものである。
以下、図面を参照して本考案の一実施例を詳細
に説明する。本考案においては、第２図を参照し
て前述した回路において抵抗RAの値を抵抗R2の
値よりも２〜３倍（たとえばRA＝2R2）に設定す
るものである。この理由としては、第２図の回路
において入力信号レベルが小さくて制御入力電圧
VCが最小（例えば、−200mV）のときには信号入
力端直流電圧VAが小さくても支障はないが、入
力信号が大きくなり制御入力電圧VCが最大付近
になる領域のときには信号入力端直流電圧VAを
高めてトランジスタQ5のバイアスを深くさせる
ためである。トランジスタQ5とQ6のベース電圧
は同じであるので、抵抗RAの値をR2より大きく
すると（例えばRA＝2R2）、抵抗RAの両端間電圧
の増加に伴つて抵抗R2の両端間電圧も大きくな
る。このようにすれば、VAの値が大きくなり、
トランジスタQ5がカツトオフするまでの入力振
幅を大きくとることができる。
に説明する。本考案においては、第２図を参照し
て前述した回路において抵抗RAの値を抵抗R2の
値よりも２〜３倍（たとえばRA＝2R2）に設定す
るものである。この理由としては、第２図の回路
において入力信号レベルが小さくて制御入力電圧
VCが最小（例えば、−200mV）のときには信号入
力端直流電圧VAが小さくても支障はないが、入
力信号が大きくなり制御入力電圧VCが最大付近
になる領域のときには信号入力端直流電圧VAを
高めてトランジスタQ5のバイアスを深くさせる
ためである。トランジスタQ5とQ6のベース電圧
は同じであるので、抵抗RAの値をR2より大きく
すると（例えばRA＝2R2）、抵抗RAの両端間電圧
の増加に伴つて抵抗R2の両端間電圧も大きくな
る。このようにすれば、VAの値が大きくなり、
トランジスタQ5がカツトオフするまでの入力振
幅を大きくとることができる。
すなわち、第２図の回路において上述したよう
にRA＝2R2に設定すると、その時の信号入力端直
流電圧VA′は次のように導かれる。
にRA＝2R2に設定すると、その時の信号入力端直
流電圧VA′は次のように導かれる。
トランジスタQ6のエミツタ電流は、（VA′−
VF）／2R2で与えられるが、VCが最大（例えば、
＋200mV）付近ではそのエミツタ電流は抵抗Ｒ
１に流れる電流とほぼ等しくなる。したがつて、
VA′は(1)式におけるR2を2R2に置換えた式で求め
られる。つまり、 VA′＝R4／R3＋R4VCC−（１＋R4／R3＋R4−R1／2
R2×R4／R3＋R4）VF／１＋R1／2R2×R4／R3＋R4……(4)
上式(4)を前式(1)と比べれば分るように、右辺分
母中のＲ１／2R2の定数のため、VA′＞VAとな
る。したがつて、制御入力電圧VCが最大付近に
なるときの最大許容入力振幅は、 Vinmax′＝２（VA′−VF） …(5) であるから、前式(3)のVinmaxより大きくなり、
ダイナミツクレンジが大きいことがわかる。
VF）／2R2で与えられるが、VCが最大（例えば、
＋200mV）付近ではそのエミツタ電流は抵抗Ｒ
１に流れる電流とほぼ等しくなる。したがつて、
VA′は(1)式におけるR2を2R2に置換えた式で求め
られる。つまり、 VA′＝R4／R3＋R4VCC−（１＋R4／R3＋R4−R1／2
R2×R4／R3＋R4）VF／１＋R1／2R2×R4／R3＋R4……(4)
上式(4)を前式(1)と比べれば分るように、右辺分
母中のＲ１／2R2の定数のため、VA′＞VAとな
る。したがつて、制御入力電圧VCが最大付近に
なるときの最大許容入力振幅は、 Vinmax′＝２（VA′−VF） …(5) であるから、前式(3)のVinmaxより大きくなり、
ダイナミツクレンジが大きいことがわかる。
ここで、第２図の回路の信号入力対信号出力、
信号入力端直流電圧VAの特性の一例を第４図に
示す。なお、図中、点線は従来例（RA＝R2）、実
線は本考案の一例（RA＝2R2）を示すものであ
る。小入力の場合には本考案および従来例の回路
において共に波形歪みがおこるため特性が劣化す
るが、入力が大きくなると図示のようにVA′が
VAよりも大きくなるので、本考案では従来例よ
りも大きな入力まで波形歪みを抑制でき良好な入
出力特性が得られる。
信号入力端直流電圧VAの特性の一例を第４図に
示す。なお、図中、点線は従来例（RA＝R2）、実
線は本考案の一例（RA＝2R2）を示すものであ
る。小入力の場合には本考案および従来例の回路
において共に波形歪みがおこるため特性が劣化す
るが、入力が大きくなると図示のようにVA′が
VAよりも大きくなるので、本考案では従来例よ
りも大きな入力まで波形歪みを抑制でき良好な入
出力特性が得られる。
なお、このようにRA＝2R2に設定した場合でも
最大利得ＧはＧ＝R1／R2で定められるので、従
来と同様の利得が得られる。
最大利得ＧはＧ＝R1／R2で定められるので、従
来と同様の利得が得られる。
すなわち、本考案によれば、上述したように２
組の差動対トランジスタの各電流源それぞれの抵
抗を所定の関係を有するように互いに異ならせて
おくことによつて、利得Ｇおよびダイナミツクレ
ンジを共に大きく設定し得る利得制御増幅回路を
提供できる。
組の差動対トランジスタの各電流源それぞれの抵
抗を所定の関係を有するように互いに異ならせて
おくことによつて、利得Ｇおよびダイナミツクレ
ンジを共に大きく設定し得る利得制御増幅回路を
提供できる。
第１図は自動利得制御回路の一例を示すブロツ
ク図、第２図は第１図の利得制御増幅回路を取出
してその一例を示す回路図、第３図は第２図の動
作を説明するために示す特性図、第４図は第２図
の特性の従来例および本考案例を示す特性図であ
る。 VCC……電源、VC……制御入力電圧、Q1〜Q8
……トランジスタ、R1〜R8，RA……抵抗、C1，
C2……コンデンサ。
ク図、第２図は第１図の利得制御増幅回路を取出
してその一例を示す回路図、第３図は第２図の動
作を説明するために示す特性図、第４図は第２図
の特性の従来例および本考案例を示す特性図であ
る。 VCC……電源、VC……制御入力電圧、Q1〜Q8
……トランジスタ、R1〜R8，RA……抵抗、C1，
C2……コンデンサ。
Claims (1)
- 第１のトランジスタQ1のコレクタが電源に接
続され第２のトランジスタQ2のコレクタが抵抗
R1を介して上記電源に接続されエミツタ同士が
接続された第１の差動対トランジスタと、第３の
トランジスタQ3のコレクタが前記電源に接続さ
れ第４のトランジスタQ4のコレクタが前記抵抗
R1を介して前記電源に接続されエミツタ同士が
接続された第２の差動対トランジスタと、前記第
１のトランジスタQ1のベースと第２のトランジ
スタQ2のベースとの間および第４のトランジス
タQ4のベースと第３のトランジスタQ3のベース
との間にそれぞれ共通に制御入力電圧VCを印加
する回路と、前記第１の差動対トランジスタのエ
ミツタ電流源として接続された第５のトランジス
タQ5と、このトランジスタQ5のベースヘコンデ
ンサC1を介して信号入力を加える回路と、前記
第２の差動対トランジスタのエミツタ電流源とし
て接続された第６のトランジスタQ6と、前記第
２のトランジスタQ2と第４のトランジスタQ4の
コレクタに得られた信号出力をバツフア増幅して
導出する回路と、この回路の出力が入力されその
直流分を検出して前記第５のトランジスタQ5お
よび第６のトランジスタQ6の各ベースに負帰還
をかける回路と、上記第５のトランジスタQ5の
エミツタと接地端との間に挿入されたバイアス抵
抗R2と、同じく前記第６のトランジスタQ6のエ
ミツタと接地端との間に挿入され上記バイアス抵
抗R2より大きい値のバイアス抵抗RAとを具備す
ることを特徴とする利得制御増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036481U JPS586419U (ja) | 1981-07-06 | 1981-07-06 | 利得制御増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036481U JPS586419U (ja) | 1981-07-06 | 1981-07-06 | 利得制御増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586419U JPS586419U (ja) | 1983-01-17 |
| JPS641785Y2 true JPS641785Y2 (ja) | 1989-01-17 |
Family
ID=29895056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10036481U Granted JPS586419U (ja) | 1981-07-06 | 1981-07-06 | 利得制御増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586419U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859880B2 (ja) * | 1988-10-07 | 1999-02-24 | 株式会社日立製作所 | 可変利得増幅回路 |
-
1981
- 1981-07-06 JP JP10036481U patent/JPS586419U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586419U (ja) | 1983-01-17 |
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