JPH0628869A - メモリデバイス - Google Patents

メモリデバイス

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JPH0628869A
JPH0628869A JP4146552A JP14655292A JPH0628869A JP H0628869 A JPH0628869 A JP H0628869A JP 4146552 A JP4146552 A JP 4146552A JP 14655292 A JP14655292 A JP 14655292A JP H0628869 A JPH0628869 A JP H0628869A
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JP
Japan
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data
address
memory
memory device
cache memory
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Pending
Application number
JP4146552A
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English (en)
Inventor
Uonwarauipatsuto Uiwatsuto
ウィワット・ウォンワラウィパット
Makoto Yamamoto
山本　　誠
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TAKAYAMA KK
Sharp Corp
Original Assignee
TAKAYAMA KK
Sharp Corp
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Publication date
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Priority to KR1019930007980A priority patent/KR930024009A/ko
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Memory System Of A Hierarchy Structure (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【目的】 比較的製造が容易であり、かつ回路規模が小
さいアナログメモリあるいは多値メモリを実現するため
のメモリデバイスを提供することを目的とする。 【構成】 セル上に電荷の形態でデータを格納する複数
のリニアなＣＣＤアレイ上でデータを循環させてアナロ
グデータを保持することによって単位セルの小規模化を
実現し、ＣＣＤアレイに対応したローアドレスを有する
キャッシュメモリを介してデータの読み書きを行うとと
もに、キャッシュメモリ内のデータのアドレスをアドレ
スレジスタに登録して、高速アクセスを可能としたもの
である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はメモリデバイスに係
り、特にアナログデータまたは多値データの格納に有利
なメモリーデバイスに関する。
【０００２】
【従来技術】プログラマブルコンピュータとしてデジタ
ルコンピュータが発達した理由は、デジタルメモリーの
小型化、大容量化がアナログメモリーに比較して著しく
急速に進展したためであったと思われるが、近年デジタ
ルＬＳＩの高密度化に限界が見えはじめており、デジタ
ルコンピュータの発展が有限なものであることが明らか
になりつつある。しかし従来、メモリのアナログ化ある
いは多値化のためには回路規模が拡大しかつ製造プロセ
スが複雑化する。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、比較的製
造が容易であり、かつ回路規模が小さいアナログメモリ
あるいは多値メモリを実現するためのメモリデバイスを
提供することを目的とする。
【０００４】
【課題を解決する手段】この発明に係るメモリーデバイ
スは、複数のリニアなＣＣＤアレイ上でデータを循環さ
せてアナログデータを保持することによって単位セルの
小規模化を実現し、キャッシュメモリを介してデータの
読み書きを行うとともに、キャッシュメモリ内のデータ
のアドレスをアドレスレジスタに登録して、高速アクセ
スを可能としたものである。
【０００５】
【実施例】次にこの発明に係るメモリデバイスの１実施
例を図面に基づいて説明する。図１はメモリデバイスの
全体回路図であり、ＣＣＤアレイよりなる主メモリ部１
と、キャッシュメモリ部２とを備えている。
【０００６】主メモリ部１は、ＣＣＤアレイＣＡａ、Ｃ
Ａｂをループ状に接続したループ状ＣＣＤアレイＬを複
数並列接続してなり、図１ではＣＣＤアレイＣＡａ、Ｃ
Ａｂの集合それぞれをＣＡａ’、ＣＡｂ’と表現してい
る。ＣＣＤアレイＣＡａはデータを保持しつつ終端方向
に転送し、ＣＣＤアレイＣＡｂはデータを保持しつつＣ
Ａａの始端方向にデータを帰還させる。従ってＣＣＤア
レイは循環経路全体でデータを保持し、往路のみのデー
タ保持に比較して２倍のデータ容量をもつ。ただし帰還
路を単なる導線によって構成し、回路の単純化を図るこ
とも可能である。
【０００７】ＣＣＤアレイＣＡａ、ＣＡｂの終端には整
形回路３、４が接続され、これら整形回路のＡ／Ｄ変換
機能により、劣化（レベル低下）したデータの復元が行
われる。整形回路３の出力は２入力マルチプレクサ５を
介してＣＣＤアレイＣＡｂに接続され、新たなデータの
書き込み（Ｄinより）を行い得る。また整形回路３の出
力には分岐Ｄoutが設けられ、この分岐からデータを読
み出し得る（図１においてＤＡＴＡで示す）。一般にＣ
ＣＤは通常のＤＲＡＭのセルに比較して著しく構造が単
純であり、１データの保持に要する部分（セル）の面積
が小さく、かつ１セル内にアナログデータを格納し得
る。従って、一般のＤＲＡＭに比較して極めて大容量の
メモリを実現し得る。
【０００８】キャッシュメモリ部２は主メモリ部１に読
み書きするデータを一旦格納するための高速ＲＡＭ（通
常ＳＲＡＭが使用される。）であり、図３に示すよう
に、各ＣＣＤアレイループＬに対応した個数のローアド
レスＬ1〜Ｌnを有している。従って全アレイループの１
単位分のデータを、同時に、主メモリ部１からキャッシ
ュメモリ部２に、あるいはキャッシュメモリから主メモ
リに転送し得る。これによって高い転送速度が保証され
ている。キャッシュメモリ部２は、１ローアドレスのデ
ータ単位で複数バンクのメモリによって構成され、各バ
ンクのデータはマルチプレクサ７で選択されて出力さ
れ、あるいはセレクタ８から選択的に入力される。この
ようにハードウエアによる切り替えでアドレスを選択す
るので、高速のメモリアクセスが可能である。
【０００９】ＣＣＤアレイのデータはクロックＣＬＫに
よって転送され、ループアレイ上を循環するが、全アレ
イループに共通の固定アドレスが定義されており、アレ
イＣＡａ終端のデータのアドレスがアドレスカウンタ６
で与えられる。ＣＣＤアレイのアドレスは常にアドレス
カウンタにより管理されているが、そのベリファイのた
めに、主メモリ中にはダミーのＣＣＤアレイループ（図
１中ＤＵＭＭＹで表示）が設けられ、そのアレイ上に主
メモリのアドレスが登録されている。
【００１０】マルチプレクサ７およびセレクタ８に対す
るアドレス指定は、デバイス外部からのＡＤＲの上位ビ
ットＡ23〜Ａ13の入力により行われ、この上位アドレス
は同時にアドレスレジスタ９に入力され、キャッシュメ
モリに格納されているデータのアドレスはアドレスレジ
スタの内容を照合するだけで判明する。この照合はコン
パレータ１０によって実行され、照合を高速化するため
に、コンパレータは格納されるアドレスの個数分（図
３、図４ではｋ個）設けられている。さらにＡＤＲの下
位ビットＡ12〜Ａ0は各ローアドレスのデータに対する
コラムアドレスを指示し、キャッシュメモリに対する外
部からのデータの読み書きは指定されたコラムアドレス
についてのみ行われる。
【００１１】データ読み出し際し、キャッシュメモリ２
にデータが存在しないときには、主メモリ１内で所望の
データがＣＡａの終端に転送されるのを待ち、キャッシ
ュメモリに書き込む必要があり、このためアドレスカウ
ンタの値はコンパレータ１１に入力され、Ａ23〜Ａ13と
比較される。
【００１２】データの書き込みに際し、キャッシュメモ
リ２にデータが存在しないときは、キャッシュメモリ中
の最も古いデータに対し、新たなデータのコラムアドレ
スのみのオーバーライトを行い、書き込みを行ったアド
レスをマスクした状態で、所望のローアドレスのデータ
を主メモリからキャッシュメモリに転送する。そして合
成されたデータを主メモリに戻す。
【００１３】コンパレータ１０、１１の出力はコントロ
ーラ１２に入力され、キャッシュメモリにデータへのア
クセスに対する待ち時間、およびキャッシュメモリにデ
ータが存在しない場合の待ち時間を確保するため、コン
トローラ１２から待機信号ＷＡＩＴを出力する。
【００１４】
【発明の効果】前述のとおり、この発明に係るメモリー
デバイスは、複数のリニアなＣＣＤアレイ上でデータを
循環させてアナログデータを保持することによって単位
セルの小規模化を実現し、キャッシュメモリを介してデ
ータの読み書きを行うとともに、キャッシュメモリ内の
データのアドレスをアドレスレジスタに登録して、高速
アクセスを可能としたので、回路規模が小さいアナログ
メモリあるいは多値メモリを実現し得る。
【図面の簡単な説明】
【図１】本発明に係るメモリデバイスの１実施例を示す
ブロック図である。
【図２】同実施例の１個のＣＣＤループアレイを示すブ
ロック図である。
【図３】同実施例におけるキャッシュメモリを示すブロ
ック図である。
【図４】同実施例の１個のアドレスレジスタを示す概念
図である。
【符号の説明】
１ 主メモリ部 ２ キャッシュメモリ部 ３ 整形回路 ４ 整形回路 ５ 入力マルチプレクサ ６ アドレスカウンタ ７ マルチプレクサ ８ セレクタ ９ アドレスレジスタ １０ 第１コンパレータ １１ 第２コンパレータ １２ コントローラ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 セル上に電荷の形態でデータを格納する
    複数のＣＣＤアレイと、このＣＣＤアレイにおける各セ
    ルのデータを順次転送する転送クロックを常時生成する
    ための転送クロック生成手段と、前記ＣＣＤアレイの終
    端のデータを整形する整形回路と、整形されたデータを
    始端に戻すフィードバックラインと、ＣＣＤアレイに対
    応したローアドレスを有するキャッシュメモリと、前記
    転送クロックをカウントしてＣＣＤアレイ上のデータの
    位置をコラムアドレスとして特定するアドレスカウンタ
    と、キャッシュメモリに登録されたデータのコラムアド
    レスを登録するアドレスレジスタと、アドレス入力のコ
    ラムアドレスとアドレスレジスタ内のコラムアドレスを
    比較する第１コンパレータとを備えているメモリデバイ
    ス。
  2. 【請求項２】 各ＣＣＤアレイは２分され、中間に整形
    回路がさらに設けられていることを特徴とするメモリデ
    バイス。
  3. 【請求項３】 アドレス入力とアドレスカウンタの値を
    比較する第２コンパレータがさらに設けられていること
    を特徴とするメモリデバイス。
  4. 【請求項４】 第１コンパレータはアドレスレジスタ内
    の各アドレスに対応して複数設けられていることを特徴
    とするメモリデバイス。
  5. 【請求項５】 第１コンパレータの出力に基づいて待機
    信号を出力するコントローラがさらに設けられているこ
    とを特徴とするメモリデバイス。
  6. 【請求項６】 コントローラにはさらに第２コンパレー
    タの出力が入力されていることを特徴とするメモリデバ
    イス。
JP4146552A 1992-05-12 1992-05-12 メモリデバイス Pending JPH0628869A (ja)

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Application Number Priority Date Filing Date Title
JP4146552A JPH0628869A (ja) 1992-05-12 1992-05-12 メモリデバイス
EP9393107377A EP0569858A3 (en) 1992-05-12 1993-05-06 Memory device.
US08/057,780 US5485597A (en) 1992-05-12 1993-05-06 A CCD array memory device achieving high speed accessing by writing and reading data through a cache memory
KR1019930007980A KR930024009A (ko) 1992-05-12 1993-05-10 메모리 장치

Applications Claiming Priority (1)

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JP4146552A JPH0628869A (ja) 1992-05-12 1992-05-12 メモリデバイス

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Publication Number Publication Date
JPH0628869A true JPH0628869A (ja) 1994-02-04

Family

ID=15410245

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Application Number Title Priority Date Filing Date
JP4146552A Pending JPH0628869A (ja) 1992-05-12 1992-05-12 メモリデバイス

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US (1) US5485597A (ja)
EP (1) EP0569858A3 (ja)
JP (1) JPH0628869A (ja)
KR (1) KR930024009A (ja)

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Also Published As

Publication number Publication date
EP0569858A3 (en) 1994-10-05
KR930024009A (ko) 1993-12-21
EP0569858A2 (en) 1993-11-18
US5485597A (en) 1996-01-16

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