JPH0628899A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0628899A JPH0628899A JP6896092A JP6896092A JPH0628899A JP H0628899 A JPH0628899 A JP H0628899A JP 6896092 A JP6896092 A JP 6896092A JP 6896092 A JP6896092 A JP 6896092A JP H0628899 A JPH0628899 A JP H0628899A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- writing
- erase
- response
- external signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】本発明の不揮発性半導体装置は、外部信号に応
答して、書き込み及び書込みデータ判定もしくは消去及
び消去判定を繰り返す前記最大回数をチップ外部から取
込む。また、この繰返し回数を外部信号に応答してチッ
プ外部に出力する。 【効果】書込み回数の動作マージンをチップサンプルに
応じて最適化することが出来る。また、前記第３の信号
に応答して書込み回数をチップ外部に出力することが出
来るので、チップ外部からチップの劣化状態を検知し、
この不揮発性半導体記憶装置を用いたシステムの信頼性
を高め、チップの交換タイミングをユーザが検知する事
が出来る。
答して、書き込み及び書込みデータ判定もしくは消去及
び消去判定を繰り返す前記最大回数をチップ外部から取
込む。また、この繰返し回数を外部信号に応答してチッ
プ外部に出力する。 【効果】書込み回数の動作マージンをチップサンプルに
応じて最適化することが出来る。また、前記第３の信号
に応答して書込み回数をチップ外部に出力することが出
来るので、チップ外部からチップの劣化状態を検知し、
この不揮発性半導体記憶装置を用いたシステムの信頼性
を高め、チップの交換タイミングをユーザが検知する事
が出来る。
Description
【０００１】
【産業上の利用分野】本発明は電気的にデータの書換え
が可能な不揮発性半導体メモリに関する。
が可能な不揮発性半導体メモリに関する。
【０００２】
【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再書込みできるＲＯＭはＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ
ａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として
知られている。このＥＥＰＲＯＭは、記憶内容を消去す
るとき、ＥＰＲＯＭとは異なり紫外線を用いる必要がな
い。従って、ボード上に実装した状態のままで電気的に
データの消去、書換えを行うことができる。このため、
使いやすく、各種制御用機器用やメモリカード用等とし
て用いられる。
ータを再書込みできるＲＯＭはＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ
ａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として
知られている。このＥＥＰＲＯＭは、記憶内容を消去す
るとき、ＥＰＲＯＭとは異なり紫外線を用いる必要がな
い。従って、ボード上に実装した状態のままで電気的に
データの消去、書換えを行うことができる。このため、
使いやすく、各種制御用機器用やメモリカード用等とし
て用いられる。
【０００３】近年、特に大容量化に適したＥＥＰＲＯＭ
としてＮＡＮＤセル構造を有するＥＥＰＲＯＭが開発さ
れている。このＮＡＮＤセルタイプのＥＥＰＲＯＭの特
徴は、以下の通りである。すなわち、データの書込み、
消去に当って、従来のＮＯＲタイプのメモリセルと異な
り、ホットエレクトロンの注入を必要としない。書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少ない。したがって、ペ
ージ単位でのデータの書換えが可能である。よって、そ
の用途はメモリカードのみでなく、ハードディスク置き
換えにも及ぶ。
としてＮＡＮＤセル構造を有するＥＥＰＲＯＭが開発さ
れている。このＮＡＮＤセルタイプのＥＥＰＲＯＭの特
徴は、以下の通りである。すなわち、データの書込み、
消去に当って、従来のＮＯＲタイプのメモリセルと異な
り、ホットエレクトロンの注入を必要としない。書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少ない。したがって、ペ
ージ単位でのデータの書換えが可能である。よって、そ
の用途はメモリカードのみでなく、ハードディスク置き
換えにも及ぶ。
【０００４】［図８］は、８個の浮遊ゲートを有するＮ
ＡＮＤ構造のメモリセル群ＭＣＧを二つ示している。読
み出し時、選択されたメモリセル（ＭＣ（１）、ＭＣ
（２））の選択ゲート（ワードラインＷＬ（Ｓ））は低
レベル（以下、“Ｌ”と略記する）に設定され、ＮＡＮ
Ｄセル群の残りの７つのメモリセルの選択ゲート（ワー
ドラインＷＬ（ＮＳ））は高レベル（以下、“Ｈ”と略
記する）に設定される。選択トランジスタＴ1 のゲート
（セレクトラインＳＧＤ）と、選択トランジスタＴ2 の
ゲート（セレクトラインＳＧＳ）は“Ｈ”に設定され
る。ＮＡＮＤ構造の不揮発性半導体装置では、［図９］
に示すように、“０”データの書込まれたメモリセルの
しきい値電圧は正に分布する。しかも、その“０”デー
タセルのしきい値電圧は、ＮＡＮＤセル群の非選択トラ
ンジスタのゲート電圧（“Ｈ”）より低い値となるよう
に設定される。このため、選択されたメモリセル（ＭＣ
（１））のしきい値電圧が正であれば（“０”データが
書込まれていれば）、ビットライン（ＢＬ（１））とＧ
ＮＤ間には電流が流れず、ビットライン（ＢＬ（１））
は高レベルとなる。また、選択されたメモリセル（ＭＣ
（２））のしきい値電圧が負であれば（“１”データが
書込まれていれば）、ビットライン（ＢＬ（２））とＧ
ＮＤ間にセル電流ＣＣが流れ、ビットライン（ＢＬ
（２））は低レベルとなる。従って、このビットライン
（ＢＬ（１）、ＢＬ（２））の電位をセンスアンプ回路
により検知する事により、対象とするメモリセルＭＣ
（１）、ＭＣ（２）のデータが“０”か“１”かを読み
出すことが出来る。次に、書込み動作について説明す
る。
ＡＮＤ構造のメモリセル群ＭＣＧを二つ示している。読
み出し時、選択されたメモリセル（ＭＣ（１）、ＭＣ
（２））の選択ゲート（ワードラインＷＬ（Ｓ））は低
レベル（以下、“Ｌ”と略記する）に設定され、ＮＡＮ
Ｄセル群の残りの７つのメモリセルの選択ゲート（ワー
ドラインＷＬ（ＮＳ））は高レベル（以下、“Ｈ”と略
記する）に設定される。選択トランジスタＴ1 のゲート
（セレクトラインＳＧＤ）と、選択トランジスタＴ2 の
ゲート（セレクトラインＳＧＳ）は“Ｈ”に設定され
る。ＮＡＮＤ構造の不揮発性半導体装置では、［図９］
に示すように、“０”データの書込まれたメモリセルの
しきい値電圧は正に分布する。しかも、その“０”デー
タセルのしきい値電圧は、ＮＡＮＤセル群の非選択トラ
ンジスタのゲート電圧（“Ｈ”）より低い値となるよう
に設定される。このため、選択されたメモリセル（ＭＣ
（１））のしきい値電圧が正であれば（“０”データが
書込まれていれば）、ビットライン（ＢＬ（１））とＧ
ＮＤ間には電流が流れず、ビットライン（ＢＬ（１））
は高レベルとなる。また、選択されたメモリセル（ＭＣ
（２））のしきい値電圧が負であれば（“１”データが
書込まれていれば）、ビットライン（ＢＬ（２））とＧ
ＮＤ間にセル電流ＣＣが流れ、ビットライン（ＢＬ
（２））は低レベルとなる。従って、このビットライン
（ＢＬ（１）、ＢＬ（２））の電位をセンスアンプ回路
により検知する事により、対象とするメモリセルＭＣ
（１）、ＭＣ（２）のデータが“０”か“１”かを読み
出すことが出来る。次に、書込み動作について説明す
る。
【０００５】［図１０］に示すように、選択されたメモ
リセルの選択ゲートＷＬ（Ｓ）には２０Ｖ程度の高電圧
（Ｖpp）がロウデコーダより供給される。また、他の７
つの選択ゲート（ＷＬ（ＮＳ））には１０Ｖ程度の中間
電位（ＶＰＩ）が供給される。この時、選択トランジス
タＴ1 のゲート電圧（ＳＧＤ）は１２Ｖ、ＮＡＮＤセル
群ＭＣＧとソース線間の選択トランジスタＴ2 のゲート
電圧は０Ｖに設定される。図示してはいないが、他のＮ
ＡＮＤセル群の選択ゲートには０Ｖが供給される。この
状態でビットラインＢＬ（１）を０Ｖにすると、選択さ
れたメモリセルＭＣ（１）の選択ゲート（ＷＬ（Ｓ））
とチャネルとの間の電位差は２０Ｖとなる。従って、選
択されたメモリセルＭＣ（１）においてのみ基板から浮
遊ゲートに電子が注入される。このときに、同じＮＡＮ
Ｄセル群ＭＣＧ（１）中の他の７つのメモリセルにおい
ては、選択ゲートとチャネルの間の電位差は１０Ｖとな
り、電子の注入は行らない。また、選択したメモリセル
ＭＣ（２）へ電子の注入を行わないとき、すなわち
“１”ライトを行いたいときは、ビットラインＢＬ
（２）にＶＤＰＩ（１０Ｖ）の電圧を供給すれば良い。
このときには、電子の注入は行われない。つまり、選択
的に、“０”または“１”のデータの書込みを行うこと
が出来る。次に、消去動作について説明する。
リセルの選択ゲートＷＬ（Ｓ）には２０Ｖ程度の高電圧
（Ｖpp）がロウデコーダより供給される。また、他の７
つの選択ゲート（ＷＬ（ＮＳ））には１０Ｖ程度の中間
電位（ＶＰＩ）が供給される。この時、選択トランジス
タＴ1 のゲート電圧（ＳＧＤ）は１２Ｖ、ＮＡＮＤセル
群ＭＣＧとソース線間の選択トランジスタＴ2 のゲート
電圧は０Ｖに設定される。図示してはいないが、他のＮ
ＡＮＤセル群の選択ゲートには０Ｖが供給される。この
状態でビットラインＢＬ（１）を０Ｖにすると、選択さ
れたメモリセルＭＣ（１）の選択ゲート（ＷＬ（Ｓ））
とチャネルとの間の電位差は２０Ｖとなる。従って、選
択されたメモリセルＭＣ（１）においてのみ基板から浮
遊ゲートに電子が注入される。このときに、同じＮＡＮ
Ｄセル群ＭＣＧ（１）中の他の７つのメモリセルにおい
ては、選択ゲートとチャネルの間の電位差は１０Ｖとな
り、電子の注入は行らない。また、選択したメモリセル
ＭＣ（２）へ電子の注入を行わないとき、すなわち
“１”ライトを行いたいときは、ビットラインＢＬ
（２）にＶＤＰＩ（１０Ｖ）の電圧を供給すれば良い。
このときには、電子の注入は行われない。つまり、選択
的に、“０”または“１”のデータの書込みを行うこと
が出来る。次に、消去動作について説明する。
【０００６】［図１１］に示すように、消去時には、基
板を２０Ｖ程度（Ｖpp）に、選択ゲートを０Ｖに設定す
る。これにより、浮遊ゲート中の電子が基板に引抜かれ
て、消去が行われる。このとき、選択ゲートのゲートス
トレスを緩和するため、セレクト線ＳＧＤ、ＳＧＳは２
０Ｖ（Ｖpp）に設定される。
板を２０Ｖ程度（Ｖpp）に、選択ゲートを０Ｖに設定す
る。これにより、浮遊ゲート中の電子が基板に引抜かれ
て、消去が行われる。このとき、選択ゲートのゲートス
トレスを緩和するため、セレクト線ＳＧＤ、ＳＧＳは２
０Ｖ（Ｖpp）に設定される。
【０００７】このように、ＮＡＮＤ構造のＥＥＰＲＯＭ
では、トンネル電流で書込みが行われる。このため、書
込み時にメモリセルに流れる電流は非常に小さい。従っ
て、数百〜数千個のメモリセルに同時に書込みを行うこ
とが可能である。このようなＮＡＮＤタイプのＥＥＲＯ
Ｍで書き込み、消去を行う場合のシーケンスをそれぞ
れ、［図１２］、［図１３］に示す。
では、トンネル電流で書込みが行われる。このため、書
込み時にメモリセルに流れる電流は非常に小さい。従っ
て、数百〜数千個のメモリセルに同時に書込みを行うこ
とが可能である。このようなＮＡＮＤタイプのＥＥＲＯ
Ｍで書き込み、消去を行う場合のシーケンスをそれぞ
れ、［図１２］、［図１３］に示す。
【０００８】データ入力コマンド”８０Ｈ”を入力し、
書き込みデータを１ページ分入力する、そして、プログ
ラムコマンド”１０Ｈ”を入力することでチップは、オ
ートプログラムモードとなる。すなわち、プログラム→
ベリファイ→プログラムという動作を全ビット書き込み
ＯＫとなるまで繰り返す。この時、書き込みを何回繰り
返すかという回数の制限は、あらかじめ設定しておき比
較する事で、そのチップが不良か否かを判定している。
書き込み動作中はＲｅａｄｙ／Ｂｕｓｙ出力端子からＢ
ｕｓｙ信号が出力され、書き込み動作中であることが、
チップ外部からもわかるよう構成されている。書き込み
が正常に終了したか否かは、フラグリードコマンドを入
力することにより、内部レジスタに記憶したベリファイ
の結果をＩ／Ｏ端子より読み出すことでなされる。
書き込みデータを１ページ分入力する、そして、プログ
ラムコマンド”１０Ｈ”を入力することでチップは、オ
ートプログラムモードとなる。すなわち、プログラム→
ベリファイ→プログラムという動作を全ビット書き込み
ＯＫとなるまで繰り返す。この時、書き込みを何回繰り
返すかという回数の制限は、あらかじめ設定しておき比
較する事で、そのチップが不良か否かを判定している。
書き込み動作中はＲｅａｄｙ／Ｂｕｓｙ出力端子からＢ
ｕｓｙ信号が出力され、書き込み動作中であることが、
チップ外部からもわかるよう構成されている。書き込み
が正常に終了したか否かは、フラグリードコマンドを入
力することにより、内部レジスタに記憶したベリファイ
の結果をＩ／Ｏ端子より読み出すことでなされる。
【０００９】また消去においては、イレーズブロック入
力コマンド”６０Ｈ”を入力し、消去ブロックアドレス
を入力する、そして、消去コマンド”Ｄ０Ｈ”を入力す
ることでチップは、オートイレーズモードとなる。すな
わち、イレーズ→ベリファイ→イレーズという動作を消
去ＯＫとなるまで繰り返す。この時、消去を何回繰り返
すかという回数の制限は、あらかじめ設定しておき比較
する事で、そのチップが不良か否かを判定している。前
記消去動作中はＲｅａｄｙ／Ｂｕｓｙ出力端子からＢｕ
ｓｙ信号が出力され、消去動作中であることが、わかる
よう構成されている。消去が正常に終了したか否かは、
フラグリードコマンドを入力することにより、内部レジ
スタに記憶したベリファイの結果をＩ／Ｏ端子より読み
出すことでなされる。
力コマンド”６０Ｈ”を入力し、消去ブロックアドレス
を入力する、そして、消去コマンド”Ｄ０Ｈ”を入力す
ることでチップは、オートイレーズモードとなる。すな
わち、イレーズ→ベリファイ→イレーズという動作を消
去ＯＫとなるまで繰り返す。この時、消去を何回繰り返
すかという回数の制限は、あらかじめ設定しておき比較
する事で、そのチップが不良か否かを判定している。前
記消去動作中はＲｅａｄｙ／Ｂｕｓｙ出力端子からＢｕ
ｓｙ信号が出力され、消去動作中であることが、わかる
よう構成されている。消去が正常に終了したか否かは、
フラグリードコマンドを入力することにより、内部レジ
スタに記憶したベリファイの結果をＩ／Ｏ端子より読み
出すことでなされる。
【００１０】一般的にＥＥＲＯＭは、書き込み／消去を
繰り返すことで酸化膜の劣化等により特性が著しく変化
する。［図１４］に書き込み／消去の特性を示す。デー
タの書換へ回数が増加すると所定のしきい値電圧になる
までの時間が長くなる。このように使用限界が近づいた
チップを使用することは、その信頼性上問題である。
繰り返すことで酸化膜の劣化等により特性が著しく変化
する。［図１４］に書き込み／消去の特性を示す。デー
タの書換へ回数が増加すると所定のしきい値電圧になる
までの時間が長くなる。このように使用限界が近づいた
チップを使用することは、その信頼性上問題である。
【００１１】しかしながら、オート動作で書き込み、消
去を行うと、チップが劣化しはじめ書き込み／消去にか
かる回数が増加しはじめていても判断出来ないという問
題がある。
去を行うと、チップが劣化しはじめ書き込み／消去にか
かる回数が増加しはじめていても判断出来ないという問
題がある。
【００１２】また、従来においては、書き込み／消去の
回数の制限は、たとえば１００回と設定するとマスクで
固定するためにどのようなサンプルにおいても同じ設定
がなされていた。しかしながら、書き込み／消去の回数
は、製造ばらつきによりロット間でばらつく。したがっ
て、書き込み／消去を繰り返したときの前記制限回数ま
での動作マージンがサンプルにより異なるという問題が
ある。
回数の制限は、たとえば１００回と設定するとマスクで
固定するためにどのようなサンプルにおいても同じ設定
がなされていた。しかしながら、書き込み／消去の回数
は、製造ばらつきによりロット間でばらつく。したがっ
て、書き込み／消去を繰り返したときの前記制限回数ま
での動作マージンがサンプルにより異なるという問題が
ある。
【００１３】
【発明が解決しようとする課題】上記したように、従来
の不揮発性半導体記憶装置はオート動作で書き込み／消
去を行うとチップの劣化状態をチップ外部から知り得な
いという問題があった。また、書き込み／消去の回数の
設定は、チップの製造工程中にマスクを用いて行い、ど
のようなチップサンプルについても同じ設定がなされて
いて、この回数までの動作マージンがサンプルによって
異なるという問題があった。
の不揮発性半導体記憶装置はオート動作で書き込み／消
去を行うとチップの劣化状態をチップ外部から知り得な
いという問題があった。また、書き込み／消去の回数の
設定は、チップの製造工程中にマスクを用いて行い、ど
のようなチップサンプルについても同じ設定がなされて
いて、この回数までの動作マージンがサンプルによって
異なるという問題があった。
【００１４】本発明は上記欠点を除去し、チップ外部か
らチップの劣化状態を検知し、書き込み／消去の回数の
動作マージンをサンプルによって最適化することを目的
とする。
らチップの劣化状態を検知し、書き込み／消去の回数の
動作マージンをサンプルによって最適化することを目的
とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、チップ内に複数のメモリセルを有し、
第１の外部信号に応答して前記メモリセルに書込むデー
タを前記チップ内部に取込み、書き込みが正常になされ
るまでもしくは所定の最大回数に達するまで書き込み及
び書き込みデータ判定を繰り返して前記チップ内部でお
こなう不揮発性半導体記憶装置において、第２の外部信
号に応答して、書き込み及び書込みデータ判定を繰り返
す前記最大回数をチップ外部から取込むことを特徴とし
た不揮発性半導体記憶装置を提供する。
に、本発明では、チップ内に複数のメモリセルを有し、
第１の外部信号に応答して前記メモリセルに書込むデー
タを前記チップ内部に取込み、書き込みが正常になされ
るまでもしくは所定の最大回数に達するまで書き込み及
び書き込みデータ判定を繰り返して前記チップ内部でお
こなう不揮発性半導体記憶装置において、第２の外部信
号に応答して、書き込み及び書込みデータ判定を繰り返
す前記最大回数をチップ外部から取込むことを特徴とし
た不揮発性半導体記憶装置を提供する。
【００１６】また、チップ内に複数のメモリセルを有
し、第１の外部信号に応答して前記メモリセルに書込む
データを前記チップ内部に取込み、書き込みが正常にな
されるまで書き込み及び書き込みデータ判定を繰り返し
て前記チップ内部でおこなう不揮発性半導体記憶装置に
おいて、前記書込み及び書込みデータ判定を繰返し行っ
た後、この繰返し回数を第３の外部信号に応答してチッ
プ外部に出力することを特徴とした不揮発性半導体記憶
装置を提供する。
し、第１の外部信号に応答して前記メモリセルに書込む
データを前記チップ内部に取込み、書き込みが正常にな
されるまで書き込み及び書き込みデータ判定を繰り返し
て前記チップ内部でおこなう不揮発性半導体記憶装置に
おいて、前記書込み及び書込みデータ判定を繰返し行っ
た後、この繰返し回数を第３の外部信号に応答してチッ
プ外部に出力することを特徴とした不揮発性半導体記憶
装置を提供する。
【００１７】また、チップ内に複数のメモリセルを有
し、第４の外部信号に応答して前記メモリセルの消去が
正常になされるまでもしくは所定の最大回数に達するま
で消去及び消去判定を繰り返して前記チップ内部でおこ
なう不揮発性半導体記憶装置において、第５の外部信号
に応答して、消去及び消去判定を繰返す前記最大回数を
チップ外部から取込むことを特徴とした不揮発性半導体
記憶装置を提供する。
し、第４の外部信号に応答して前記メモリセルの消去が
正常になされるまでもしくは所定の最大回数に達するま
で消去及び消去判定を繰り返して前記チップ内部でおこ
なう不揮発性半導体記憶装置において、第５の外部信号
に応答して、消去及び消去判定を繰返す前記最大回数を
チップ外部から取込むことを特徴とした不揮発性半導体
記憶装置を提供する。
【００１８】また、チップ内に複数のメモリセルを有
し、第４の外部信号に応答して前記メモリセルの消去が
正常になされるまでもしくは所定の最大回数に達するま
で消去及び消去判定を繰り返して前記チップ内部でおこ
なう不揮発性半導体記憶装置において、前記消去及び消
去判定を繰返し行った後、この繰返し回数を第６の外部
信号に応答してチップ外部に出力することを特徴とした
不揮発性半導体記憶装置を提供する。
し、第４の外部信号に応答して前記メモリセルの消去が
正常になされるまでもしくは所定の最大回数に達するま
で消去及び消去判定を繰り返して前記チップ内部でおこ
なう不揮発性半導体記憶装置において、前記消去及び消
去判定を繰返し行った後、この繰返し回数を第６の外部
信号に応答してチップ外部に出力することを特徴とした
不揮発性半導体記憶装置を提供する。
【００１９】
【作用】本発明で提供する手段を用いると、前記第２の
信号に応じて書込み及び書込みデータ判定の回数を外部
からユーザがチップの状態に応じて入力するので、書込
み回数の動作マージンをチップサンプルに応じて最適化
することが出来る。
信号に応じて書込み及び書込みデータ判定の回数を外部
からユーザがチップの状態に応じて入力するので、書込
み回数の動作マージンをチップサンプルに応じて最適化
することが出来る。
【００２０】また、前記第３の信号に応答して書込み回
数をチップ外部に出力することが出来るので、チップ外
部からチップの劣化状態を検知し、この不揮発性半導体
記憶装置を用いたシステムの信頼性を高め、チップの交
換タイミングをユーザが検知する事が出来る。
数をチップ外部に出力することが出来るので、チップ外
部からチップの劣化状態を検知し、この不揮発性半導体
記憶装置を用いたシステムの信頼性を高め、チップの交
換タイミングをユーザが検知する事が出来る。
【００２１】また、前記第５の信号に応答して消去回数
をチップ外部からユーザがチップの状態に応じて入力す
るので、消去回数の動作マージンをチップサンプルに応
じて最適化することが出来る。
をチップ外部からユーザがチップの状態に応じて入力す
るので、消去回数の動作マージンをチップサンプルに応
じて最適化することが出来る。
【００２２】また、前記第６の信号に応答して消去回数
をチップ外部に出力することが出来るので、チップ外部
からチップの劣化状態を検知し、この不揮発性半導体記
憶装置を用いたシステムの信頼性を高め、チップの交換
タイミングをユーザが検知する事が出来る。
をチップ外部に出力することが出来るので、チップ外部
からチップの劣化状態を検知し、この不揮発性半導体記
憶装置を用いたシステムの信頼性を高め、チップの交換
タイミングをユーザが検知する事が出来る。
【００２３】［図１］に本発明実施例のプログラム動作
におけるシーケンスを示す。本発明の実施例の半導体メ
モリを使用することにより、オート書き込み動作におけ
る書き込みループ回数を外部から入力することができ、
また、書き込み動作終了後に書き込みループ回数を外部
に出力することが可能となる。つぎにこの時の動作につ
いて説明する。まず書き込みループ数インプットコマン
ド８ＦＨがＩ／Ｏ入出力端子から入力され書き込みルー
プ数をバイナリーコードとして入力する。このデータは
内部のラッチ回路でラッチされる。これは、半導体チッ
プごとに書き込みの制限最大回数をかえることができ、
そのチップの特性にあわせることが可能となる。このよ
うにして、最大ループ回数を入力したのち、シリアルデ
ータ入力コマンド８０ＨをＩ／Ｏ端子から入力する。す
ると、各ビット線ごとに接続されるデータラッチ回路の
データがすべて”１”データに設定される。その後書き
込みを行うためのページアドレス及び書き込み開始のカ
ラム先頭アドレスを入力する、その後、書き込みデータ
を入力される。このデータ入力モード後コマンド入力モ
ードでプログラムコマンド１０Ｈを入力すると、チップ
はメモリセルへのデータ書き込みを行う。このデータ書
き込み時、データレジスタのデータが”１”であるビッ
ト線は１０Ｖ程度の高電位に設定され、データレジスタ
のデータが”０”であるビット線は０Ｖに設定される。
このためデータレジスタのデータが”０”であるビット
線に接続され、ワード線により選択されたメモリセルの
浮遊ゲートに電子が注入され、”０”データがメモリセ
ルに書き込まれる。この書き込み動作及び書き込みが正
常になされたか否かのベリファイ動作、ベリファイがＮ
Ｇの時の再プログラム動作はチップ内部で自動的に行わ
れる。そして、書き込みを行う毎に内部カウンタにより
カウントされ、また書き込みの最初に入力した最大回数
に達したかどうかを比較する。最大回数書き込みをおこ
なっても書き込みが正常になされないチップは書き込み
不良品なる。また、最大回数以下のループ数で書き込み
が正常に終了した場合はその回数は、チップ内部のカウ
ンタで記憶するようにしている。前記書き込み動作中は
Ｒｅａｄｙ／Ｂｕｓｙ出力端子よりＢｕｓｙ信号が出力
され、書き込み動作が正常に終了すると、自動的にＲｅ
ａｄｙ信号が出力されるように設定されている。この書
き込み動作が正常に終了したかどうかは、コマンド入力
モードで７０Ｈのフラグリードコマンドを入力すること
により、内部レジスタに記憶された自動ベリファイの結
果を読み出すことが出来る。そして、連続してコマンド
入力モードでループ数出力コマンド５ＦＨを入力するこ
とで、前記カウンタの内容をバイナリコードとしてチッ
プ外部に読み出すことが可能となる。
におけるシーケンスを示す。本発明の実施例の半導体メ
モリを使用することにより、オート書き込み動作におけ
る書き込みループ回数を外部から入力することができ、
また、書き込み動作終了後に書き込みループ回数を外部
に出力することが可能となる。つぎにこの時の動作につ
いて説明する。まず書き込みループ数インプットコマン
ド８ＦＨがＩ／Ｏ入出力端子から入力され書き込みルー
プ数をバイナリーコードとして入力する。このデータは
内部のラッチ回路でラッチされる。これは、半導体チッ
プごとに書き込みの制限最大回数をかえることができ、
そのチップの特性にあわせることが可能となる。このよ
うにして、最大ループ回数を入力したのち、シリアルデ
ータ入力コマンド８０ＨをＩ／Ｏ端子から入力する。す
ると、各ビット線ごとに接続されるデータラッチ回路の
データがすべて”１”データに設定される。その後書き
込みを行うためのページアドレス及び書き込み開始のカ
ラム先頭アドレスを入力する、その後、書き込みデータ
を入力される。このデータ入力モード後コマンド入力モ
ードでプログラムコマンド１０Ｈを入力すると、チップ
はメモリセルへのデータ書き込みを行う。このデータ書
き込み時、データレジスタのデータが”１”であるビッ
ト線は１０Ｖ程度の高電位に設定され、データレジスタ
のデータが”０”であるビット線は０Ｖに設定される。
このためデータレジスタのデータが”０”であるビット
線に接続され、ワード線により選択されたメモリセルの
浮遊ゲートに電子が注入され、”０”データがメモリセ
ルに書き込まれる。この書き込み動作及び書き込みが正
常になされたか否かのベリファイ動作、ベリファイがＮ
Ｇの時の再プログラム動作はチップ内部で自動的に行わ
れる。そして、書き込みを行う毎に内部カウンタにより
カウントされ、また書き込みの最初に入力した最大回数
に達したかどうかを比較する。最大回数書き込みをおこ
なっても書き込みが正常になされないチップは書き込み
不良品なる。また、最大回数以下のループ数で書き込み
が正常に終了した場合はその回数は、チップ内部のカウ
ンタで記憶するようにしている。前記書き込み動作中は
Ｒｅａｄｙ／Ｂｕｓｙ出力端子よりＢｕｓｙ信号が出力
され、書き込み動作が正常に終了すると、自動的にＲｅ
ａｄｙ信号が出力されるように設定されている。この書
き込み動作が正常に終了したかどうかは、コマンド入力
モードで７０Ｈのフラグリードコマンドを入力すること
により、内部レジスタに記憶された自動ベリファイの結
果を読み出すことが出来る。そして、連続してコマンド
入力モードでループ数出力コマンド５ＦＨを入力するこ
とで、前記カウンタの内容をバイナリコードとしてチッ
プ外部に読み出すことが可能となる。
【００２４】［図２］は［図１］で説明したシーケンス
を制御するためのチップ外部制御信号の入力タイミング
を示す図面である。ここで、ＡＬＥ，ＮＷＰ，ＣＥ，Ｎ
ＷＥ，ＲＥは外部制御信号で、それぞれの入力ピンから
入力されチップの動作モードを決定する。また、Ｒｅａ
ｄｙ／Ｂｕｓｙはチップがアクセス可能か、不可能かを
示す信号が出力される。外部信号ＣＬＥはコマンド入力
モードを決定し、外部信号ＡＬＥはあどれす入力モード
を決定する。さらに外部信号ＣＥはチップセレクト信号
であり、外部信号ＮＷＥはコマンド入力モード、アドレ
ス入力モード及びデータ入力でそれぞれの入力データを
取り込むクロック信号の働きをする。また制御信号ＲＥ
は、データ読み出し時入力された入力されたアドレスか
ら連続したアドレスを読み出す際のアドレスインクリメ
ントと出力バッファのイネーブル機能を持つクロック信
号である。
を制御するためのチップ外部制御信号の入力タイミング
を示す図面である。ここで、ＡＬＥ，ＮＷＰ，ＣＥ，Ｎ
ＷＥ，ＲＥは外部制御信号で、それぞれの入力ピンから
入力されチップの動作モードを決定する。また、Ｒｅａ
ｄｙ／Ｂｕｓｙはチップがアクセス可能か、不可能かを
示す信号が出力される。外部信号ＣＬＥはコマンド入力
モードを決定し、外部信号ＡＬＥはあどれす入力モード
を決定する。さらに外部信号ＣＥはチップセレクト信号
であり、外部信号ＮＷＥはコマンド入力モード、アドレ
ス入力モード及びデータ入力でそれぞれの入力データを
取り込むクロック信号の働きをする。また制御信号ＲＥ
は、データ読み出し時入力された入力されたアドレスか
ら連続したアドレスを読み出す際のアドレスインクリメ
ントと出力バッファのイネーブル機能を持つクロック信
号である。
【００２５】［図３］は、本発明を適用した半導体メモ
リの最大ループ回数入力回路とカウンタ回路と最大ルー
プ回数出力回路部の回路図である。この図のなかで用い
ているシンボルＮＬＬＡＴ，ＢＣＡ，ＢＣＥの具体的回
路はそれぞれ、［図５］、［図６］、［図７］に示す、
次に［図３］に示した回路の動作を［図４］のタイミン
グチャートを基に説明する。まず第１に最大ループ回数
を入力するときの動作を説明する。コマンド入力モード
でループ数入力コマンド８ＦＨが入力されると、信号Ｉ
ＬＦが”Ｈ”レベル信号ＩＬＦＢが”Ｌ”レベルとなり
ノア回路ＮＯＲ１，ＮＯＲ２で構成されるフリップフロ
ップ回路にラッチされる。信号ＩＬＦが”Ｈ”レベル信
号ＩＬＦＢが”Ｌ”レベルとなるとナンド回路ＮＤ１〜
ＮＤ４、ノア回路ＮＯＲ２〜ＮＯＲ５がアクティブ状態
となる。この状態で信号ＣＬＳＥが”Ｌ”レベル、信号
ＣＥＳＢが”Ｌ”レベル、信号ＲＥＳＢが”Ｈ”レベル
となり、信号ＷＥＳＢを”Ｈ”→”Ｌ”→”Ｈ”レベル
と動かすことにより、この時データ入出力パッドにあた
えている最大ループ回数がバイナリコードの状態でルー
プラッチ回路ＮＬＬＡＴに入力される。この時ラッチさ
れたデータに対応して、ノードＮ０〜Ｎ６がセットされ
る。このセットされた信号Ｎ０〜Ｎ６はナンド回路ＮＤ
１〜ＮＤ４、ノア回路ＮＯＲ２〜ＮＯＲ５のゲートに入
力され、各Ｉ／Ｏごとに構成されるトランスミッション
回路ＴＳＣ内のトランジスタＴＴ１、ＴＴ２のどちらを
導通状態とするかを設定する。この設定により、バイナ
リカウンタの出力ＰＣ０〜ＰＣ６を反転させて出力する
か否かをきめることになる。この動作により、ループ数
の設定は終了する。
リの最大ループ回数入力回路とカウンタ回路と最大ルー
プ回数出力回路部の回路図である。この図のなかで用い
ているシンボルＮＬＬＡＴ，ＢＣＡ，ＢＣＥの具体的回
路はそれぞれ、［図５］、［図６］、［図７］に示す、
次に［図３］に示した回路の動作を［図４］のタイミン
グチャートを基に説明する。まず第１に最大ループ回数
を入力するときの動作を説明する。コマンド入力モード
でループ数入力コマンド８ＦＨが入力されると、信号Ｉ
ＬＦが”Ｈ”レベル信号ＩＬＦＢが”Ｌ”レベルとなり
ノア回路ＮＯＲ１，ＮＯＲ２で構成されるフリップフロ
ップ回路にラッチされる。信号ＩＬＦが”Ｈ”レベル信
号ＩＬＦＢが”Ｌ”レベルとなるとナンド回路ＮＤ１〜
ＮＤ４、ノア回路ＮＯＲ２〜ＮＯＲ５がアクティブ状態
となる。この状態で信号ＣＬＳＥが”Ｌ”レベル、信号
ＣＥＳＢが”Ｌ”レベル、信号ＲＥＳＢが”Ｈ”レベル
となり、信号ＷＥＳＢを”Ｈ”→”Ｌ”→”Ｈ”レベル
と動かすことにより、この時データ入出力パッドにあた
えている最大ループ回数がバイナリコードの状態でルー
プラッチ回路ＮＬＬＡＴに入力される。この時ラッチさ
れたデータに対応して、ノードＮ０〜Ｎ６がセットされ
る。このセットされた信号Ｎ０〜Ｎ６はナンド回路ＮＤ
１〜ＮＤ４、ノア回路ＮＯＲ２〜ＮＯＲ５のゲートに入
力され、各Ｉ／Ｏごとに構成されるトランスミッション
回路ＴＳＣ内のトランジスタＴＴ１、ＴＴ２のどちらを
導通状態とするかを設定する。この設定により、バイナ
リカウンタの出力ＰＣ０〜ＰＣ６を反転させて出力する
か否かをきめることになる。この動作により、ループ数
の設定は終了する。
【００２６】次にプログラム動作時のプログラム回数の
カウント動作について説明する。コマンド入力モードで
オートプログラムコマンド１０Ｈが入力されると、チッ
プはプログラム→ベリファイ→プログラムという動作を
１ページ書き込みＯＫとなるか、あるいは前記説明した
最大ループ数に達するまで繰り返す。コマンド１０Ｈが
入力されると信号ＡＰＲＯが”Ｈ”レベルとなりノア回
路ＮＯＲ６が入力待ちの状態となる。信号ＰＥＲＲはベ
リファイの時１ページ内で１ビットでも正常荷書き込み
がなされていないビットがあるとエラーパルスを出力す
る。このエラーパルスをトリガーとしてバイナリーカウ
ンタが１つずつインクリメントされていく。すなわち、
１回目の信号ＰＥＲＲのトリガでノードＰＣＯが”Ｈ”
レベルとなる。この時、他のＰＣ１〜ＰＣ６は”Ｌ”レ
ベルとなっている。したがって、ノード”Ｈ”レベル、
ノードＩ〜ノードＮは”Ｌ”レベル、ノードＯは前記説
明のようにノードＮ６が”Ｈ”レベルとなっているた
め、ノードＰＣ６の反転信号が出力されるため、やは
り”Ｈ”レベルとなっている。よって信号ＰＣＥＮＤ”
Ｌ”レベルとなっている。信号ＰＣＥＮＤが”Ｌ”レベ
ルのときは最大ループ回数まで達していないため再度プ
ログラムがなされる。プログラム後に再びベリファイが
おこなわれ再びＮＧとなって信号ＰＥＲＲのトリガがで
るとノードＰＣ０は”Ｌ”レベル、ノードＰＣ１は”
Ｈ”レベル、ノードＰＣ２〜ＰＣ６は”Ｌ”レベルとな
る。この時、ノードＨは”Ｌ”レベル、ノードＩは”
Ｈ”レベル、ノードＪ〜ノードＮは”Ｌ”レベル、ノー
ドＯは”Ｈ”レベルとなっておりやはり信号ＰＣＥＮＤ
は”Ｌ”レベルとなり再度プログラムがなされる。この
ようにして、書き込みが正常になされベリファイがＯＫ
となるまで信号ＰＥＲＲからトリガが出力されカウンタ
を１つずつインクリメントしていく。そして、ノードＰ
Ｃ６が”Ｈ”レベルになるとき、すなはち２6 ＝６４回
書き込みがなされるとＰＣ０〜ＰＣ５が”Ｌ”レベル、
ＰＣ６が”Ｈ”レベルとなると、ノードＨ〜ノードＯす
べてが”Ｌ”レベルとなり信号ＰＣＥＮＤが”Ｈ”れべ
るとなる。すなわち、最大ループ数迄書き込みがおこな
われたことになり、書き込み動作がストップする。ま
た、最大ループ数まで達しないうちに書き込みが正常に
なされたときは、そのカウンタの状態を保持したままで
プログラム動作が終了する。今回の例では、最大１２８
回まで回数をセットすることができる。つぎにループ回
数をチップ外部に読み出す方式を説明する。コマンド入
力モードでループ数アウトプットコマンド５ＦＨを入力
すると信号ＩＬＭが”Ｈ”レベル、信号ＩＬＭＢが”
Ｌ”レベルとなり、カウンタ内のノードＰＣ０〜ＰＣ６
のデータが出力バッファを介してチップ外部へバイナリ
コードとして読み出すことが可能となる。
カウント動作について説明する。コマンド入力モードで
オートプログラムコマンド１０Ｈが入力されると、チッ
プはプログラム→ベリファイ→プログラムという動作を
１ページ書き込みＯＫとなるか、あるいは前記説明した
最大ループ数に達するまで繰り返す。コマンド１０Ｈが
入力されると信号ＡＰＲＯが”Ｈ”レベルとなりノア回
路ＮＯＲ６が入力待ちの状態となる。信号ＰＥＲＲはベ
リファイの時１ページ内で１ビットでも正常荷書き込み
がなされていないビットがあるとエラーパルスを出力す
る。このエラーパルスをトリガーとしてバイナリーカウ
ンタが１つずつインクリメントされていく。すなわち、
１回目の信号ＰＥＲＲのトリガでノードＰＣＯが”Ｈ”
レベルとなる。この時、他のＰＣ１〜ＰＣ６は”Ｌ”レ
ベルとなっている。したがって、ノード”Ｈ”レベル、
ノードＩ〜ノードＮは”Ｌ”レベル、ノードＯは前記説
明のようにノードＮ６が”Ｈ”レベルとなっているた
め、ノードＰＣ６の反転信号が出力されるため、やは
り”Ｈ”レベルとなっている。よって信号ＰＣＥＮＤ”
Ｌ”レベルとなっている。信号ＰＣＥＮＤが”Ｌ”レベ
ルのときは最大ループ回数まで達していないため再度プ
ログラムがなされる。プログラム後に再びベリファイが
おこなわれ再びＮＧとなって信号ＰＥＲＲのトリガがで
るとノードＰＣ０は”Ｌ”レベル、ノードＰＣ１は”
Ｈ”レベル、ノードＰＣ２〜ＰＣ６は”Ｌ”レベルとな
る。この時、ノードＨは”Ｌ”レベル、ノードＩは”
Ｈ”レベル、ノードＪ〜ノードＮは”Ｌ”レベル、ノー
ドＯは”Ｈ”レベルとなっておりやはり信号ＰＣＥＮＤ
は”Ｌ”レベルとなり再度プログラムがなされる。この
ようにして、書き込みが正常になされベリファイがＯＫ
となるまで信号ＰＥＲＲからトリガが出力されカウンタ
を１つずつインクリメントしていく。そして、ノードＰ
Ｃ６が”Ｈ”レベルになるとき、すなはち２6 ＝６４回
書き込みがなされるとＰＣ０〜ＰＣ５が”Ｌ”レベル、
ＰＣ６が”Ｈ”レベルとなると、ノードＨ〜ノードＯす
べてが”Ｌ”レベルとなり信号ＰＣＥＮＤが”Ｈ”れべ
るとなる。すなわち、最大ループ数迄書き込みがおこな
われたことになり、書き込み動作がストップする。ま
た、最大ループ数まで達しないうちに書き込みが正常に
なされたときは、そのカウンタの状態を保持したままで
プログラム動作が終了する。今回の例では、最大１２８
回まで回数をセットすることができる。つぎにループ回
数をチップ外部に読み出す方式を説明する。コマンド入
力モードでループ数アウトプットコマンド５ＦＨを入力
すると信号ＩＬＭが”Ｈ”レベル、信号ＩＬＭＢが”
Ｌ”レベルとなり、カウンタ内のノードＰＣ０〜ＰＣ６
のデータが出力バッファを介してチップ外部へバイナリ
コードとして読み出すことが可能となる。
【００２７】［図５］はループ数ラッチ回路の一例を示
す図である。信号ＲＳＴによりラッチ回路がイニシャラ
イズされ、信号ＤＮにラッチデータが入力され、信号Ｐ
ＬＰを”Ｈ”→”Ｌ”→”Ｈ”と変化させることでクロ
ックドインバータで構成されるラッチ回路に記憶され
る。また、信号ＤＡＴＡからそのラッチしたデータを出
力するようにしている。［図６］、［図７］に示すカウ
ンタ回路は一般的によく用いられる回路であるためその
動作説明は省略する。
す図である。信号ＲＳＴによりラッチ回路がイニシャラ
イズされ、信号ＤＮにラッチデータが入力され、信号Ｐ
ＬＰを”Ｈ”→”Ｌ”→”Ｈ”と変化させることでクロ
ックドインバータで構成されるラッチ回路に記憶され
る。また、信号ＤＡＴＡからそのラッチしたデータを出
力するようにしている。［図６］、［図７］に示すカウ
ンタ回路は一般的によく用いられる回路であるためその
動作説明は省略する。
【００２８】以上、書き込み動作を例に説明したが、消
去時についても全く同じように構成することが出来る。
回路構成も書き込み動作で説明に用いた構成と同じ回路
を別にもう一つチップ内に有し、同様の動作を行えば良
い。
去時についても全く同じように構成することが出来る。
回路構成も書き込み動作で説明に用いた構成と同じ回路
を別にもう一つチップ内に有し、同様の動作を行えば良
い。
【００２９】この様にすると、書き込み／消去を繰り返
すことによるメモリセルの経時劣化を、書き込み回数、
消去回数を直接チップ外部に出力し、このチップを使用
するシステム側から読み出すことによりモニタリングす
ることが出来る。したがって、メモリセルの劣化状態を
知ることが出来、ユーザーが直接チップの寿命を知り得
るというメリットがある。
すことによるメモリセルの経時劣化を、書き込み回数、
消去回数を直接チップ外部に出力し、このチップを使用
するシステム側から読み出すことによりモニタリングす
ることが出来る。したがって、メモリセルの劣化状態を
知ることが出来、ユーザーが直接チップの寿命を知り得
るというメリットがある。
【００３０】例えば、書き込み回数を読み出すことによ
り、メモリセルが劣化しまたは劣化しつつあることを検
知したときは、その劣化したメモリセルを有するブロッ
クを使用せずに同一チップの別のブロックまたは他のチ
ップのブロックに置き換えるようにすれば、データの内
容を破壊することなく信頼性を向上することが出来る。
また、１チップ内に多数の劣化ブロックまたは劣化しつ
つあるブロックを含むときは新しいチップに交換するこ
とも可能となる。また、複数のチップよりメモリカード
やメモリーボードさらには半導体ディスク等を構成した
ときにも、チップ内のメモリセルの劣化状態を知ること
により、メモリカードやメモリーボードさらには半導体
ディスク等の交換時期を推定することが出来る。
り、メモリセルが劣化しまたは劣化しつつあることを検
知したときは、その劣化したメモリセルを有するブロッ
クを使用せずに同一チップの別のブロックまたは他のチ
ップのブロックに置き換えるようにすれば、データの内
容を破壊することなく信頼性を向上することが出来る。
また、１チップ内に多数の劣化ブロックまたは劣化しつ
つあるブロックを含むときは新しいチップに交換するこ
とも可能となる。また、複数のチップよりメモリカード
やメモリーボードさらには半導体ディスク等を構成した
ときにも、チップ内のメモリセルの劣化状態を知ること
により、メモリカードやメモリーボードさらには半導体
ディスク等の交換時期を推定することが出来る。
【００３１】また、書き込み回数を読み出すことによ
り、劣化の少ないメモリセルを多く含むブロックを優先
的に用いることが出来る。つまり、劣化の進んだメモリ
セルを多く有するブロックと比較して優先的に、劣化の
余り進んでいないメモリセルを多く有するブロックを用
いる。このようにすると、チップ内部で平均的にメモリ
セルの劣化が進み、実効的なチップの寿命をのばすこと
が出来る。また、最大ループ回数を入力設定することに
より、チップごとに最適な値を設定でき、無駄にプログ
ラム／消去を繰り返さなくてもすむ。
り、劣化の少ないメモリセルを多く含むブロックを優先
的に用いることが出来る。つまり、劣化の進んだメモリ
セルを多く有するブロックと比較して優先的に、劣化の
余り進んでいないメモリセルを多く有するブロックを用
いる。このようにすると、チップ内部で平均的にメモリ
セルの劣化が進み、実効的なチップの寿命をのばすこと
が出来る。また、最大ループ回数を入力設定することに
より、チップごとに最適な値を設定でき、無駄にプログ
ラム／消去を繰り返さなくてもすむ。
【００３２】以上、ＮＡＮＤタイプのフラシュＥＥＰＲ
ＯＭについて説明してきたが、プログラム、消去を電気
的に行うフラシュＥＥＰＲＯＭであればＮＡＮＤ，ＮＯ
Ｒタイプに限らず、また消去動作においてゲートに０Ｖ
をかけるタイプ、負電圧をかけるタイプでも適用可能で
あることはいうまでもない。
ＯＭについて説明してきたが、プログラム、消去を電気
的に行うフラシュＥＥＰＲＯＭであればＮＡＮＤ，ＮＯ
Ｒタイプに限らず、また消去動作においてゲートに０Ｖ
をかけるタイプ、負電圧をかけるタイプでも適用可能で
あることはいうまでもない。
【００３３】
【発明の効果】本発明を用いると、チップ外部からチッ
プの劣化状態を検知し、書き込み／消去の回数の動作マ
ージンをサンプルによって最適化した不揮発性半導体記
憶装置を提供できる。
プの劣化状態を検知し、書き込み／消去の回数の動作マ
ージンをサンプルによって最適化した不揮発性半導体記
憶装置を提供できる。
【図１】本発明の第１の実施例を表したフローチャー
ト。
ト。
【図２】本発明の第１の実施例のタイミングチャート。
【図３】本発明の第１の実施例を表した回路図。
【図４】本発明の第１の実施例のタイミングチャート。
【図５】本発明の第１の実施例を表した回路図。
【図６】本発明の第１の実施例を表した回路図。
【図７】本発明の第１の実施例を表した回路図。
【図８】従来例を表した回路図。
【図９】従来例のメモリセルのしきい値分布。
【図１０】従来例の回路図及び断面図。
【図１１】従来例の回路図及び断面図。
【図１２】従来例のフローチャート。
【図１３】従来例のフローチャート。
【図１４】従来例のプログラム／イレーズ回数を表した
グラフ。
グラフ。
１０１ Ｎループラッチ １０３、１０２ バイナリーカウンタ １１１〜１３７ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳重 芳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内
Claims (4)
- 【請求項１】 チップ内に複数のメモリセルを有し、第
１の外部信号に応答して前記メモリセルに書込むデータ
を前記チップ内部に取込み、書き込みが正常になされる
までもしくは所定の最大回数に達するまで書き込み及び
書き込みデータ判定を繰り返して前記チップ内部でおこ
なう不揮発性半導体記憶装置において、 第２の外部信号に応答して、書き込み及び書込みデータ
判定を繰り返す前記最大回数をチップ外部から取込むこ
とを特徴とした不揮発性半導体記憶装置。 - 【請求項２】 チップ内に複数のメモリセルを有し、第
１の外部信号に応答して前記メモリセルに書込むデータ
を前記チップ内部に取込み、書き込みが正常になされる
まで書き込み及び書き込みデータ判定を繰り返して前記
チップ内部でおこなう不揮発性半導体記憶装置におい
て、 前記書込み及び書込みデータ判定を繰返し行った後、こ
の繰返し回数を第３の外部信号に応答してチップ外部に
出力することを特徴とした不揮発性半導体記憶装置。 - 【請求項３】 チップ内に複数のメモリセルを有し、第
４の外部信号に応答して前記メモリセルの消去が正常に
なされるまでもしくは所定の最大回数に達するまで消去
及び消去判定を繰り返して前記チップ内部でおこなう不
揮発性半導体記憶装置において、 第５の外部信号に応答して、消去及び消去判定を繰返す
前記最大回数をチップ外部から取込むことを特徴とした
不揮発性半導体記憶装置。 - 【請求項４】 チップ内に複数のメモリセルを有し、第
４の外部信号に応答して前記メモリセルの消去が正常に
なされるまでもしくは所定の最大回数に達するまで消去
及び消去判定を繰り返して前記チップ内部でおこなう不
揮発性半導体記憶装置において、 前記消去及び消去判定を繰返し行った後、この繰返し回
数を第６の外部信号に応答してチップ外部に出力するこ
とを特徴とした不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068960A JP2716906B2 (ja) | 1992-03-27 | 1992-03-27 | 不揮発性半導体記憶装置 |
| KR1019930004325A KR960005893B1 (ko) | 1992-03-27 | 1993-03-20 | 외부로부터 기록 및 소거 횟수를 설정할 수 있는 불휘발성 반도체 기억장치 |
| DE4309814A DE4309814C2 (de) | 1992-03-27 | 1993-03-26 | Nichtflüchtige Halbleiterspeichervorrichtung |
| US08/038,985 US5428569A (en) | 1992-03-27 | 1993-03-29 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068960A JP2716906B2 (ja) | 1992-03-27 | 1992-03-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628899A true JPH0628899A (ja) | 1994-02-04 |
| JP2716906B2 JP2716906B2 (ja) | 1998-02-18 |
Family
ID=13388756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4068960A Expired - Lifetime JP2716906B2 (ja) | 1992-03-27 | 1992-03-27 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5428569A (ja) |
| JP (1) | JP2716906B2 (ja) |
| KR (1) | KR960005893B1 (ja) |
| DE (1) | DE4309814C2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182899A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体記憶装置 |
| US5886927A (en) * | 1996-06-11 | 1999-03-23 | Nkk Corporation | Nonvolatile memory device with verify function |
| US6646931B2 (en) | 2001-06-27 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Life warning generation system and method of semiconductor storage device equipped with flash memory |
| KR100481103B1 (ko) * | 1995-08-15 | 2005-09-02 | 렉사 미디어, 인크.. | 멀티레벨비휘발성데이타기억장치 |
| JP2007004892A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体集積回路装置 |
| KR100744122B1 (ko) * | 2006-01-12 | 2007-08-01 | 삼성전자주식회사 | 하이브리드 하드디스크 드라이브의 제어 방법, 이에 적합한기록 매체 그리고 이에 적합한 장치 |
| JP2008243224A (ja) * | 1997-08-29 | 2008-10-09 | Dell Usa Lp | オーダーに対して組立てられたコンピュータシステムのためのソフトウェア設置およびテストを容易にするデータベース |
| KR100866962B1 (ko) * | 2007-03-08 | 2008-11-05 | 삼성전자주식회사 | Ｈｄｄ를 하이브리드 ｈｄｄ에서 노멀 ｈｄｄ로 전환시키는방법 |
| JP2009503764A (ja) * | 2005-08-01 | 2009-01-29 | サンディスク コーポレイション | 不揮発性メモリを自己調整式の最大プログラムループでプログラムする方法 |
| US7623379B2 (en) | 2004-11-05 | 2009-11-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and non-volatile memory system using the same |
| JP2013504836A (ja) * | 2009-09-11 | 2013-02-07 | サンディスク テクノロジーズ インコーポレイテッド | 不揮発性記憶装置における危険状態データの識別 |
| US8913429B2 (en) | 2011-02-10 | 2014-12-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2016062619A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414664A (en) * | 1993-05-28 | 1995-05-09 | Macronix International Co., Ltd. | Flash EPROM with block erase flags for over-erase protection |
| JPH0737049A (ja) * | 1993-07-23 | 1995-02-07 | Toshiba Corp | 外部記憶装置 |
| KR950034271A (ko) * | 1994-01-26 | 1995-12-28 | 오오가 노리오 | 비휘발성 반도체 플래쉬 메모리 |
| JP3015661B2 (ja) * | 1994-04-27 | 2000-03-06 | 株式会社東芝 | 不揮発性半導体メモリ |
| EP0681295A1 (en) * | 1994-05-06 | 1995-11-08 | STMicroelectronics S.r.l. | Burn-in method for nonvolatile flash - EPROM memory devices |
| US5603001A (en) * | 1994-05-09 | 1997-02-11 | Kabushiki Kaisha Toshiba | Semiconductor disk system having a plurality of flash memories |
| KR0142368B1 (ko) * | 1994-09-09 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리장치의 자동프로그램 회로 |
| US5513144A (en) * | 1995-02-13 | 1996-04-30 | Micron Technology, Inc. | On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same |
| JP3145894B2 (ja) * | 1995-03-10 | 2001-03-12 | 日本電気株式会社 | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| US6081878A (en) | 1997-03-31 | 2000-06-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| US6757800B1 (en) | 1995-07-31 | 2004-06-29 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| US6801979B1 (en) | 1995-07-31 | 2004-10-05 | Lexar Media, Inc. | Method and apparatus for memory control circuit |
| US5619448A (en) * | 1996-03-14 | 1997-04-08 | Myson Technology, Inc. | Non-volatile memory device and apparatus for reading a non-volatile memory array |
| JP3200012B2 (ja) * | 1996-04-19 | 2001-08-20 | 株式会社東芝 | 記憶システム |
| US6028794A (en) * | 1997-01-17 | 2000-02-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and erasing method of the same |
| JPH10255487A (ja) * | 1997-03-10 | 1998-09-25 | Fujitsu Ltd | 半導体メモリ装置 |
| US6411546B1 (en) | 1997-03-31 | 2002-06-25 | Lexar Media, Inc. | Nonvolatile memory using flexible erasing methods and method and system for using same |
| US6064596A (en) * | 1997-12-26 | 2000-05-16 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices and methods of operating same |
| US6256755B1 (en) | 1998-10-19 | 2001-07-03 | International Business Machines Corporation | Apparatus and method for detecting defective NVRAM cells |
| US6374337B1 (en) | 1998-11-17 | 2002-04-16 | Lexar Media, Inc. | Data pipelining method and apparatus for memory control circuit |
| US7123537B2 (en) * | 2002-03-15 | 2006-10-17 | Macronix International Co., Ltd. | Decoder arrangement of a memory cell array |
| US6657891B1 (en) * | 2002-11-29 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing multivalued data |
| JP3935139B2 (ja) * | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
| JP4175991B2 (ja) * | 2003-10-15 | 2008-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| EP1672647B1 (en) * | 2004-12-15 | 2011-04-27 | STMicroelectronics Srl | A non-volatile memory device supporting high-parallelism test at wafer level |
| US7363556B2 (en) * | 2005-12-09 | 2008-04-22 | Advantest Corporation | Testing apparatus and testing method |
| US20070139408A1 (en) * | 2005-12-19 | 2007-06-21 | Nokia Corporation | Reflective image objects |
| US20070177428A1 (en) * | 2006-01-30 | 2007-08-02 | Zeev Cohen | Memory circuit arrangement and method for reading and/or verifying the status of memory cells of a memory cell array |
| US7499319B2 (en) * | 2006-03-03 | 2009-03-03 | Sandisk Corporation | Read operation for non-volatile storage with compensation for coupling |
| DE102006010506B3 (de) * | 2006-03-07 | 2007-06-06 | Infineon Technologies Ag | Speicher-Schaltkreis-Anordnung und Verfahren zum Lesen und/oder Verifizieren des Zustands von Speicherzellen eines Speicherzellen-Arrays |
| JP2008010046A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8997255B2 (en) * | 2006-07-31 | 2015-03-31 | Inside Secure | Verifying data integrity in a data storage device |
| US8352752B2 (en) * | 2006-09-01 | 2013-01-08 | Inside Secure | Detecting radiation-based attacks |
| US20080061843A1 (en) * | 2006-09-11 | 2008-03-13 | Asier Goikoetxea Yanci | Detecting voltage glitches |
| JP5078338B2 (ja) * | 2006-12-12 | 2012-11-21 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7508711B2 (en) * | 2007-04-30 | 2009-03-24 | Intel Corporation | Arrangements for operating a memory circuit |
| KR20110014923A (ko) * | 2009-08-06 | 2011-02-14 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| JP2011164994A (ja) | 2010-02-10 | 2011-08-25 | Toshiba Corp | メモリシステム |
| KR102567134B1 (ko) * | 2018-10-01 | 2023-08-16 | 삼성전자주식회사 | 엑스선 조사량 측정 장치, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125399A (ja) * | 1989-10-09 | 1991-05-28 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460982A (en) * | 1982-05-20 | 1984-07-17 | Intel Corporation | Intelligent electrically programmable and electrically erasable ROM |
| JP2684365B2 (ja) * | 1987-04-24 | 1997-12-03 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS63310215A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | プログラマブル論理回路 |
| JPH0715799B2 (ja) * | 1987-06-30 | 1995-02-22 | 日本電気株式会社 | 半導体記憶装置 |
| US5053990A (en) * | 1988-02-17 | 1991-10-01 | Intel Corporation | Program/erase selection for flash memory |
| US4942576A (en) * | 1988-10-24 | 1990-07-17 | Micron Technology, Inc. | Badbit counter for memory testing |
| JP2698834B2 (ja) * | 1988-11-22 | 1998-01-19 | 株式会社日立製作所 | 不揮発性記憶装置 |
| US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| FR2647941B1 (fr) * | 1989-06-06 | 1991-08-30 | Gemplus Card Int | Procede d'effacement de points memoire, dispositif destine a sa mise en oeuvre, et son utilisation dans un dispositif a memoire non alimente |
| JPH0393098A (ja) * | 1989-09-04 | 1991-04-18 | Sharp Corp | 集積回路 |
-
1992
- 1992-03-27 JP JP4068960A patent/JP2716906B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-20 KR KR1019930004325A patent/KR960005893B1/ko not_active Expired - Fee Related
- 1993-03-26 DE DE4309814A patent/DE4309814C2/de not_active Expired - Fee Related
- 1993-03-29 US US08/038,985 patent/US5428569A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125399A (ja) * | 1989-10-09 | 1991-05-28 | Hitachi Ltd | 半導体記憶装置 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182899A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体記憶装置 |
| KR100481103B1 (ko) * | 1995-08-15 | 2005-09-02 | 렉사 미디어, 인크.. | 멀티레벨비휘발성데이타기억장치 |
| US5886927A (en) * | 1996-06-11 | 1999-03-23 | Nkk Corporation | Nonvolatile memory device with verify function |
| WO2004090908A1 (ja) * | 1996-06-11 | 2004-10-21 | Nobuyoshi Takeuchi | ベリファイ機能を有する不揮発性記憶装置 |
| JP2008243224A (ja) * | 1997-08-29 | 2008-10-09 | Dell Usa Lp | オーダーに対して組立てられたコンピュータシステムのためのソフトウェア設置およびテストを容易にするデータベース |
| US6646931B2 (en) | 2001-06-27 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Life warning generation system and method of semiconductor storage device equipped with flash memory |
| US7623379B2 (en) | 2004-11-05 | 2009-11-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and non-volatile memory system using the same |
| JP2007004892A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体集積回路装置 |
| JP4754631B2 (ja) * | 2005-08-01 | 2011-08-24 | サンディスク コーポレイション | 不揮発性メモリを自己調整式の最大プログラムループでプログラムする方法 |
| JP2009503764A (ja) * | 2005-08-01 | 2009-01-29 | サンディスク コーポレイション | 不揮発性メモリを自己調整式の最大プログラムループでプログラムする方法 |
| US8032698B2 (en) | 2006-01-12 | 2011-10-04 | Samsung Electronics Co., Ltd. | Hybrid hard disk drive control method and recording medium and apparatus suitable therefore |
| KR100744122B1 (ko) * | 2006-01-12 | 2007-08-01 | 삼성전자주식회사 | 하이브리드 하드디스크 드라이브의 제어 방법, 이에 적합한기록 매체 그리고 이에 적합한 장치 |
| KR100866962B1 (ko) * | 2007-03-08 | 2008-11-05 | 삼성전자주식회사 | Ｈｄｄ를 하이브리드 ｈｄｄ에서 노멀 ｈｄｄ로 전환시키는방법 |
| JP2013504836A (ja) * | 2009-09-11 | 2013-02-07 | サンディスク テクノロジーズ インコーポレイテッド | 不揮発性記憶装置における危険状態データの識別 |
| US8913429B2 (en) | 2011-02-10 | 2014-12-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2016062619A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020467A (ko) | 1993-10-19 |
| US5428569A (en) | 1995-06-27 |
| JP2716906B2 (ja) | 1998-02-18 |
| DE4309814A1 (de) | 1993-09-30 |
| DE4309814C2 (de) | 1995-10-05 |
| KR960005893B1 (ko) | 1996-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100609669B1 (ko) | 감지 시간 제어 장치 및 방법 | |
| US6937524B2 (en) | Nonvolatile semiconductor memory device having a write control circuit | |
| US6031760A (en) | Semiconductor memory device and method of programming the same | |
| US7417899B2 (en) | Method of verifying flash memory device | |
| US7907463B2 (en) | Non-volatile semiconductor storage device | |
| KR100332001B1 (ko) | 반도체불휘발성기억장치 | |
| JP4113166B2 (ja) | 半導体記憶装置 | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| US6778443B2 (en) | Non-volatile semiconductor memory device having memory blocks pre-programmed before erased | |
| US20050015539A1 (en) | Memory system and memory card | |
| US8605512B2 (en) | Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device | |
| GB2264578A (en) | Nonvolatile semiconductor memory | |
| JP2004014043A (ja) | 不揮発性半導体メモリ | |
| JPH05182479A (ja) | 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 | |
| CN101071640B (zh) | 验证闪存器件的方法 | |
| JP3404712B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| CN107154275B (zh) | 半导体存储装置及输入数据的验证方法 | |
| JP4672673B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| JPH07287989A (ja) | 不揮発性半導体記憶装置 | |
| JPH05282882A (ja) | 不揮発性半導体メモリ | |
| JP4040232B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH10199263A (ja) | 不揮発性半導体記憶装置 | |
| JP4322395B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000048582A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 15 |