JPH06289099A - スキャン回路 - Google Patents
スキャン回路Info
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- JPH06289099A JPH06289099A JP5072436A JP7243693A JPH06289099A JP H06289099 A JPH06289099 A JP H06289099A JP 5072436 A JP5072436 A JP 5072436A JP 7243693 A JP7243693 A JP 7243693A JP H06289099 A JPH06289099 A JP H06289099A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- scan
- data
- flip
- flop
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩボードテストの容易化のためのスキャ
ンセル方式において、ＬＳＩチップの回路面積の増大を
抑制し、併せてスキャン動作時のクロックスキューによ
る誤動作を防止する。 【構成】 それぞれがクロック同期型のフリップフロッ
プを有するスキャンセルの複数を備え、それらのフリッ
プフロップは制御信号に基づいて直列に接続されてシリ
アルシフトレジスタとして動作するものとして構成さ
れ、これらのシフトレジスタの列に沿ってクロック線を
配設し、クロックを前記シフトレジスタにおけるデータ
伝搬方向と反対方向に伝搬させるように、このクロック
線のうちの、前記シリアルシフトレジスタとしてのデー
タ出力側における一端をクロック入力端とした、スキャ
ン回路。
ンセル方式において、ＬＳＩチップの回路面積の増大を
抑制し、併せてスキャン動作時のクロックスキューによ
る誤動作を防止する。 【構成】 それぞれがクロック同期型のフリップフロッ
プを有するスキャンセルの複数を備え、それらのフリッ
プフロップは制御信号に基づいて直列に接続されてシリ
アルシフトレジスタとして動作するものとして構成さ
れ、これらのシフトレジスタの列に沿ってクロック線を
配設し、クロックを前記シフトレジスタにおけるデータ
伝搬方向と反対方向に伝搬させるように、このクロック
線のうちの、前記シリアルシフトレジスタとしてのデー
タ出力側における一端をクロック入力端とした、スキャ
ン回路。
Description
【０００１】
【産業上の利用分野】本発明は、テスト容易化設計され
るＬＳＩ中のスキャン回路に関する。
るＬＳＩ中のスキャン回路に関する。
【０００２】
【従来の技術】近年、大規模化、高集積化するＬＳＩに
対して十分なテストを行うことが困難になり、深刻な問
題となっている。このため、設計段階からテストを考慮
したテスト容易化設計を行う必要がある。
対して十分なテストを行うことが困難になり、深刻な問
題となっている。このため、設計段階からテストを考慮
したテスト容易化設計を行う必要がある。
【０００３】以上のような背景の下に、これまでにも、
いくつかのテスト容易化手法が開発され、実用化されて
きた。その中で、一般的によく使われるテスト容易化法
としてスキャン設計手法がある。
いくつかのテスト容易化手法が開発され、実用化されて
きた。その中で、一般的によく使われるテスト容易化法
としてスキャン設計手法がある。
【０００４】スキャン設計手法は、順序回路のフリップ
フロップにシフトレジスタの機能を付加することによ
り、外部から直接フリップフロップの状態を制御、観測
可能としたものである。これによって、順序回路を組み
合わせ回路として扱うことが可能になり、組み合わせ回
路用テスト生成アルゴリズムを使ってテストパターン生
成が容易になる。
フロップにシフトレジスタの機能を付加することによ
り、外部から直接フリップフロップの状態を制御、観測
可能としたものである。これによって、順序回路を組み
合わせ回路として扱うことが可能になり、組み合わせ回
路用テスト生成アルゴリズムを使ってテストパターン生
成が容易になる。
【０００５】これまでに、数々のスキャン設計手法が開
発されており、例えば、ＩＢＭのＬＳＳＤ方式、ＮＥＣ
のスキャンパス方式、Ｓｐｅｒｒｙ−Ｕｎｉｖａｃのス
キャンセット方式、富士通のランダムアクセススキャン
方式、日立のスキャンバス方式等が知られている（ＩＢ
Ｍ、ＮＥＣ、Ｓｐｅｒｒｙ−Ｕｎｉｖａｃ、富士通、日
立はいずれもメーカ名、各方式は各社に固有の名称）。
発されており、例えば、ＩＢＭのＬＳＳＤ方式、ＮＥＣ
のスキャンパス方式、Ｓｐｅｒｒｙ−Ｕｎｉｖａｃのス
キャンセット方式、富士通のランダムアクセススキャン
方式、日立のスキャンバス方式等が知られている（ＩＢ
Ｍ、ＮＥＣ、Ｓｐｅｒｒｙ−Ｕｎｉｖａｃ、富士通、日
立はいずれもメーカ名、各方式は各社に固有の名称）。
【０００６】ＬＳＩチップ単体のテストが困難な状況で
は、当然、そのＬＳＩチップを搭載したボードのテスト
も困難になってきている。このような問題を解決するた
めに、ボードテストの容易化を目的とした、バウンダリ
スキャン方式が提案されている。
は、当然、そのＬＳＩチップを搭載したボードのテスト
も困難になってきている。このような問題を解決するた
めに、ボードテストの容易化を目的とした、バウンダリ
スキャン方式が提案されている。
【０００７】図４は従来のクロック信号回路の一例を示
し、特にスキャン設計手法をボードに拡張したものであ
る。図４に示すように、チップ４０１の各入出力端子に
はシフト機能を持つバウンダリスキャンセル１０２が挿
入されており、ボード４０２上の複数のチップ４０１を
スキャンパス３０４でシリアルにつないでいる。スキャ
ンパス３０４はスキャンインＳＩとスキャンアウトＳＯ
によって外部と接続されている。
し、特にスキャン設計手法をボードに拡張したものであ
る。図４に示すように、チップ４０１の各入出力端子に
はシフト機能を持つバウンダリスキャンセル１０２が挿
入されており、ボード４０２上の複数のチップ４０１を
スキャンパス３０４でシリアルにつないでいる。スキャ
ンパス３０４はスキャンインＳＩとスキャンアウトＳＯ
によって外部と接続されている。
【０００８】以上のような構成において、ボード４０２
の外部からスキャンインＳＩを通じてスキャンパス３０
４にアクセスすることにより、スキャンセル１０２から
チップ４０１をアクセスして必要なテストを実施する。
これにより、スキャンアウトＳＯからデータを得て、テ
スト結果を取り出す。ちなみに、このバウンダリスキャ
ンはＩＥＥＥの標準規格（ＩＥＥＥＰ１１４９．１）に
なっている。
の外部からスキャンインＳＩを通じてスキャンパス３０
４にアクセスすることにより、スキャンセル１０２から
チップ４０１をアクセスして必要なテストを実施する。
これにより、スキャンアウトＳＯからデータを得て、テ
スト結果を取り出す。ちなみに、このバウンダリスキャ
ンはＩＥＥＥの標準規格（ＩＥＥＥＰ１１４９．１）に
なっている。
【０００９】以上のような、バウンダリスキャンを含め
た、各種のスキャン設計方式を実現するためには、いく
つかの注意が必要である。その中の１つに、スキャン回
路がシフトレジスタとして動作している時に、クロック
にスキューが生じた場合、つまりスキャンフリップフロ
ップに供給されるクロックの立ち上がり時間、立ち下が
り時間等のＡＣ特性にばらつきを生じた場合、誤動作す
るという問題がある。
た、各種のスキャン設計方式を実現するためには、いく
つかの注意が必要である。その中の１つに、スキャン回
路がシフトレジスタとして動作している時に、クロック
にスキューが生じた場合、つまりスキャンフリップフロ
ップに供給されるクロックの立ち上がり時間、立ち下が
り時間等のＡＣ特性にばらつきを生じた場合、誤動作す
るという問題がある。
【００１０】スキャンパスにシリアルにつながる、隣り
合うスキャンフリップフロップのスキャンデータアウト
とスキャンデータインの間は、配線長が短く、負荷が軽
い場合が多い。そのため、スキャンデータが伝搬する時
間は比較的早く、クロックにスキューが生じた場合に誤
動作する可能性がある。
合うスキャンフリップフロップのスキャンデータアウト
とスキャンデータインの間は、配線長が短く、負荷が軽
い場合が多い。そのため、スキャンデータが伝搬する時
間は比較的早く、クロックにスキューが生じた場合に誤
動作する可能性がある。
【００１１】例えば、図６のブロック図に示すようなシ
フトレジスタの動作を考えてみる。ちなみに、図６に示
すように、フリップフロップＦ１とフリップフロップＦ
２とは、データ入力端子Ｄとデータ出力端子Ｑとがシリ
アルに接続され、クロック入力端子Ｃには同相のクロッ
クが供給されている。そして、クロックの立ち上がりに
同期してフリップフロップＦ１のデータがフリップフロ
ップＦ２にシフトされる。
フトレジスタの動作を考えてみる。ちなみに、図６に示
すように、フリップフロップＦ１とフリップフロップＦ
２とは、データ入力端子Ｄとデータ出力端子Ｑとがシリ
アルに接続され、クロック入力端子Ｃには同相のクロッ
クが供給されている。そして、クロックの立ち上がりに
同期してフリップフロップＦ１のデータがフリップフロ
ップＦ２にシフトされる。
【００１２】図８は図６の回路が正常に動作している時
の様子を示すタイミングチャートである。図８（ａ）は
フリップフロップＦ１のクロック入力端子Ｃに供給され
る信号の状態、同図（ｂ）はフリップフロップＦ２のク
ロック入力端子Ｃに供給される信号の状態、同図（ｃ）
はフリップフロップＦ１のデータ出力端子Ｑから出力さ
れているデータの状態、同図（ｄ）はフリップフロップ
Ｆ２のデータ出力端子Ｑから出力されているデータの状
態をそれぞれ示す。
の様子を示すタイミングチャートである。図８（ａ）は
フリップフロップＦ１のクロック入力端子Ｃに供給され
る信号の状態、同図（ｂ）はフリップフロップＦ２のク
ロック入力端子Ｃに供給される信号の状態、同図（ｃ）
はフリップフロップＦ１のデータ出力端子Ｑから出力さ
れているデータの状態、同図（ｄ）はフリップフロップ
Ｆ２のデータ出力端子Ｑから出力されているデータの状
態をそれぞれ示す。
【００１３】図８（ａ）、（ｂ）に示すように、フリッ
プフロップＦ１のクロック入力端子Ｃのクロックとフリ
ップフロップＦ２のクロック入力端子Ｃのクロックは時
刻ｔ１で同時に立ち上がっている。このため、フリップ
フロップＦ１のデータ出力端子Ｑの状態は、同図（ｃ）
に示すように、ほぼ時刻ｔ１のタイミングで、データＳ
ｎからデータＳｎ＋１に切り替わっている。フリップフ
ロップＦ２のデータ出力端子Ｑの状態は、同図（ｄ）に
示すように、ほぼ時刻ｔ１のタイミングでデータＳｎ−
１からデータＳｎに切り替わっている。
プフロップＦ１のクロック入力端子Ｃのクロックとフリ
ップフロップＦ２のクロック入力端子Ｃのクロックは時
刻ｔ１で同時に立ち上がっている。このため、フリップ
フロップＦ１のデータ出力端子Ｑの状態は、同図（ｃ）
に示すように、ほぼ時刻ｔ１のタイミングで、データＳ
ｎからデータＳｎ＋１に切り替わっている。フリップフ
ロップＦ２のデータ出力端子Ｑの状態は、同図（ｄ）に
示すように、ほぼ時刻ｔ１のタイミングでデータＳｎ−
１からデータＳｎに切り替わっている。
【００１４】つまり、フリップフロップＦ１、Ｆ２は、
共に、クロック入力端子Ｃに入力されるクロックに同期
してデータを順次シフトする。
共に、クロック入力端子Ｃに入力されるクロックに同期
してデータを順次シフトする。
【００１５】しかし、もしフリップフロップＦ１、Ｆ２
のクロック入力端子Ｃに入力されるクロックにスキュー
を生じた場合、このデータのシフトは正常に行われなく
なる。
のクロック入力端子Ｃに入力されるクロックにスキュー
を生じた場合、このデータのシフトは正常に行われなく
なる。
【００１６】図７は図６の回路がスキューにより正常に
動作していない時の様子を示すタイミングチャートであ
る。図６（ａ）はフリップフロップＦ１のクロック入力
端子Ｃに供給される信号の状態、同図（ｂ）はフリップ
フロップＦ２のクロック入力端子Ｃに供給される信号の
状態、同図（ｃ）はフリップフロップＦ１のデータ出力
端子Ｑから出力されているデータの状態、同図（ｄ）は
フリップフロップＦ２のデータ出力端子Ｑから出力され
ているデータの状態をそれぞれ示す。
動作していない時の様子を示すタイミングチャートであ
る。図６（ａ）はフリップフロップＦ１のクロック入力
端子Ｃに供給される信号の状態、同図（ｂ）はフリップ
フロップＦ２のクロック入力端子Ｃに供給される信号の
状態、同図（ｃ）はフリップフロップＦ１のデータ出力
端子Ｑから出力されているデータの状態、同図（ｄ）は
フリップフロップＦ２のデータ出力端子Ｑから出力され
ているデータの状態をそれぞれ示す。
【００１７】今、クロックのスキューにより、図７
（ａ）に示すように、フリップフロップＦ１のクロック
入力端子Ｃのクロックが時刻ｔ１に立ち上がり、同図
（ｂ）に示すように、フリップフロップＦ２のクロック
入力端子Ｃのクロックが時刻ｔ２で立ち上がっているも
のとする。この場合、フリップフロップＦ１のクロック
の立ち上がりとフリップフロップＦ２のクロックの立ち
上がりの間には時間Ｔだけの差がある。そして、フリッ
プフロップＦ１のデータ出力端子Ｑの状態は、同図
（ｃ）に示すように、ほぼ時刻ｔ１のタイミングで、デ
ータＳｎからデータＳｎ＋１に切り替わる。これに対し
て、フリップフロップＦ２のデータ出力端子Ｑの状態
は、同図（ｄ）に示すように、ほぼ時刻ｔ２のタイミン
グで、フリップフロップＦ１のデータ出力端子Ｑのデー
タであるデータＳｎ＋１を取り込んでデータＳｎからデ
ータＳｎ＋１に切り替わる。つまり、クロックのスキュ
ーは時間的に連続的に起こっているので、フリップフロ
ップＦ２のデータは時間Ｔの時間差でフリップフロップ
Ｆ２のデータと同じデータに切り替わるということにな
る。
（ａ）に示すように、フリップフロップＦ１のクロック
入力端子Ｃのクロックが時刻ｔ１に立ち上がり、同図
（ｂ）に示すように、フリップフロップＦ２のクロック
入力端子Ｃのクロックが時刻ｔ２で立ち上がっているも
のとする。この場合、フリップフロップＦ１のクロック
の立ち上がりとフリップフロップＦ２のクロックの立ち
上がりの間には時間Ｔだけの差がある。そして、フリッ
プフロップＦ１のデータ出力端子Ｑの状態は、同図
（ｃ）に示すように、ほぼ時刻ｔ１のタイミングで、デ
ータＳｎからデータＳｎ＋１に切り替わる。これに対し
て、フリップフロップＦ２のデータ出力端子Ｑの状態
は、同図（ｄ）に示すように、ほぼ時刻ｔ２のタイミン
グで、フリップフロップＦ１のデータ出力端子Ｑのデー
タであるデータＳｎ＋１を取り込んでデータＳｎからデ
ータＳｎ＋１に切り替わる。つまり、クロックのスキュ
ーは時間的に連続的に起こっているので、フリップフロ
ップＦ２のデータは時間Ｔの時間差でフリップフロップ
Ｆ２のデータと同じデータに切り替わるということにな
る。
【００１８】つまり、フリップフロップＦ１からフリッ
プフロップＦ２へのデータのクロックに同期したシフト
は正常に行われない。つまり、本来ならデータＳｎに切
り替わるべきデータが、フリップフロップＦ１と同じデ
ータＳｎ＋１になってしまう。これは、シフトレジスタ
動作としては１ステップ分余分にシフトしたことにな
る。
プフロップＦ２へのデータのクロックに同期したシフト
は正常に行われない。つまり、本来ならデータＳｎに切
り替わるべきデータが、フリップフロップＦ１と同じデ
ータＳｎ＋１になってしまう。これは、シフトレジスタ
動作としては１ステップ分余分にシフトしたことにな
る。
【００１９】以上のような問題点を解決するために、例
えば、ＩＢＭ（メーカ名）のＬＳＳＤ（固有の名称）方
式では、図５に示すように、スキャンフリップフロップ
のクロックを多相化して、クロックのスキューによる誤
動作を防止している。図５においては、データＤは、ク
ロックＣと接続されたナンド回路ＮＡＮＤ１に直接入力
され、クロックＣと接続されたナンド回路ＮＡＮＤ２に
インバータＩＮＶ１を介して入力される。ナンド回路Ｎ
ＡＮＤ１の出力はナンド回路ＮＡＮＤ５に入力され、ナ
ンド回路ＮＡＮＤ２の出力はナンド回路ＮＡＮＤ６に出
力される。一方、スキャンパスを構成するスキャンデー
タＳは、クロックＡが与えられるナンド回路ＮＡＮＤ３
に直接入力され、クロックＡを与えられるナンド回路Ｎ
ＡＮＤ４にインバータＩＮＶ２を介して入力される。ナ
ンド回路ＮＡＮＤ３の出力はナンド回路ＮＡＮＤ５に入
力され、ナンド回路ＮＡＮＤ４の出力はナンド回路ＮＡ
ＮＤ６に入力される。なお、ナンド回路ＮＡＮＤ５の出
力はナンド回路ＮＡＮＤ６に、ナンド回路ＮＡＮＤ６の
出力はナンド回路ＮＡＮＤ５へと、たすきがけ接続され
る。そして、ナンド回路ＮＡＮＤ５の出力が出力Ｌ１と
して導出される。一方、ナンド回路ＮＡＮＤ５の出力は
クロックＢが入力されるナンド回路ＮＡＮＤ７に与えら
れ、ナンド回路ＮＡＮＤ６の出力はクロックＢが入力さ
れるナンド回路ＮＡＮＤ８に与えられる。ナンド回路Ｎ
ＡＮＤ７の出力はナンド回路ＮＡＮＤ９へ、ナンド回路
ＮＡＮＤ８の出力はナンド回路ＮＡＮＤ１０にそれぞれ
入力される。ナンド回路ＮＡＮＤ９の出力はナンド回路
ＮＡＮＤ１０へ、ナンド回路ＮＡＮＤ１０の出力はナン
ド回路ＮＡＮＤ９へと、たすきがけに接続される。そし
て、ナンド回路ＮＡＮＤ９の出力が出力Ｌ２として導出
される。
えば、ＩＢＭ（メーカ名）のＬＳＳＤ（固有の名称）方
式では、図５に示すように、スキャンフリップフロップ
のクロックを多相化して、クロックのスキューによる誤
動作を防止している。図５においては、データＤは、ク
ロックＣと接続されたナンド回路ＮＡＮＤ１に直接入力
され、クロックＣと接続されたナンド回路ＮＡＮＤ２に
インバータＩＮＶ１を介して入力される。ナンド回路Ｎ
ＡＮＤ１の出力はナンド回路ＮＡＮＤ５に入力され、ナ
ンド回路ＮＡＮＤ２の出力はナンド回路ＮＡＮＤ６に出
力される。一方、スキャンパスを構成するスキャンデー
タＳは、クロックＡが与えられるナンド回路ＮＡＮＤ３
に直接入力され、クロックＡを与えられるナンド回路Ｎ
ＡＮＤ４にインバータＩＮＶ２を介して入力される。ナ
ンド回路ＮＡＮＤ３の出力はナンド回路ＮＡＮＤ５に入
力され、ナンド回路ＮＡＮＤ４の出力はナンド回路ＮＡ
ＮＤ６に入力される。なお、ナンド回路ＮＡＮＤ５の出
力はナンド回路ＮＡＮＤ６に、ナンド回路ＮＡＮＤ６の
出力はナンド回路ＮＡＮＤ５へと、たすきがけ接続され
る。そして、ナンド回路ＮＡＮＤ５の出力が出力Ｌ１と
して導出される。一方、ナンド回路ＮＡＮＤ５の出力は
クロックＢが入力されるナンド回路ＮＡＮＤ７に与えら
れ、ナンド回路ＮＡＮＤ６の出力はクロックＢが入力さ
れるナンド回路ＮＡＮＤ８に与えられる。ナンド回路Ｎ
ＡＮＤ７の出力はナンド回路ＮＡＮＤ９へ、ナンド回路
ＮＡＮＤ８の出力はナンド回路ＮＡＮＤ１０にそれぞれ
入力される。ナンド回路ＮＡＮＤ９の出力はナンド回路
ＮＡＮＤ１０へ、ナンド回路ＮＡＮＤ１０の出力はナン
ド回路ＮＡＮＤ９へと、たすきがけに接続される。そし
て、ナンド回路ＮＡＮＤ９の出力が出力Ｌ２として導出
される。
【００２０】以上のような構成において、通常動作時に
は、クロックＡ、クロックＢ、スキャンデータＳなどを
含む系は動作させず、インバータＩＮＶ１、ナンド回路
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ５、ＮＡＮＤ６から
構成される通常のフリップフロップとして、クロック入
力端子Ｃに同期してデータ入力端子Ｄのデータを出力Ｌ
１として出力する。
は、クロックＡ、クロックＢ、スキャンデータＳなどを
含む系は動作させず、インバータＩＮＶ１、ナンド回路
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ５、ＮＡＮＤ６から
構成される通常のフリップフロップとして、クロック入
力端子Ｃに同期してデータ入力端子Ｄのデータを出力Ｌ
１として出力する。
【００２１】これに対して、テスト時に、これらをシフ
トレジスタとして動作させる場合は、クロック入力端子
Ｃを非動作状態とし、インバータＩＮＶ２、ナンド回路
ＮＡＮＤ３、ＮＡＮＤ４、ＮＡＮＤ５、ＮＡＮＤ６から
構成されるフリップフロップとして、クロックＡに同期
してスキャンデータＳのデータを保持する。次に、この
保持データを、ナンド回路ＮＡＮＤ７、ＮＡＮＤ８、Ｎ
ＡＮＤ９、ＮＡＮＤ１０から構成されるフリップフロッ
プにクロックＢに同期して取り込み、出力Ｌ２に出力さ
せる。つまり、クロックＡとクロックＢを交互に印加
し、スキャンデータＳをクロックＡに同期して取り込
み、クロックＢに同期して出力するようにシフトするこ
とにより、次の段の同様の構成のフリップフロップがデ
ータを取り込むまでは出力Ｌ２のデータ出力が変化しな
いようにしている。その結果、クロックにスキューが発
生してもシフトレジスタとしての動作を正常に保つこと
ができる。
トレジスタとして動作させる場合は、クロック入力端子
Ｃを非動作状態とし、インバータＩＮＶ２、ナンド回路
ＮＡＮＤ３、ＮＡＮＤ４、ＮＡＮＤ５、ＮＡＮＤ６から
構成されるフリップフロップとして、クロックＡに同期
してスキャンデータＳのデータを保持する。次に、この
保持データを、ナンド回路ＮＡＮＤ７、ＮＡＮＤ８、Ｎ
ＡＮＤ９、ＮＡＮＤ１０から構成されるフリップフロッ
プにクロックＢに同期して取り込み、出力Ｌ２に出力さ
せる。つまり、クロックＡとクロックＢを交互に印加
し、スキャンデータＳをクロックＡに同期して取り込
み、クロックＢに同期して出力するようにシフトするこ
とにより、次の段の同様の構成のフリップフロップがデ
ータを取り込むまでは出力Ｌ２のデータ出力が変化しな
いようにしている。その結果、クロックにスキューが発
生してもシフトレジスタとしての動作を正常に保つこと
ができる。
【００２２】
【発明が解決しようとする課題】従来のクロック信号回
路は、以上のように、クロックスキューによる誤動作を
防ぐために、クロックを多相化した回路構成のフリップ
フロップを用いていた。このため、通常のフリップフロ
ップに比べて回路面積が増大し、また多相化した分だけ
クロックの本数が増えるのが避けられない。このため、
クロックの配線領域も増加するという問題がある。フリ
ップフロップの回路面積が増大すれば、当然回路を集積
化するチップの面積も増大する。
路は、以上のように、クロックスキューによる誤動作を
防ぐために、クロックを多相化した回路構成のフリップ
フロップを用いていた。このため、通常のフリップフロ
ップに比べて回路面積が増大し、また多相化した分だけ
クロックの本数が増えるのが避けられない。このため、
クロックの配線領域も増加するという問題がある。フリ
ップフロップの回路面積が増大すれば、当然回路を集積
化するチップの面積も増大する。
【００２３】また、バウンダリスキャン方式の場合は、
チップの各入出力端子にバウンダリスキャンセルを備え
る必要がある。このため、大規模化、多ピン化する傾向
の中で、Ｉ／Ｏバッファを含むチップの周辺回路部分の
面積が増加するという問題もある。
チップの各入出力端子にバウンダリスキャンセルを備え
る必要がある。このため、大規模化、多ピン化する傾向
の中で、Ｉ／Ｏバッファを含むチップの周辺回路部分の
面積が増加するという問題もある。
【００２４】本発明は上記に鑑みてなされたもので、そ
の目的は、ＬＳＩチップの回路面積の増大を抑制し、併
せてスキャン動作時のクロックスキューによる誤動作を
防止することを可能としたクロック信号回路を提供する
ことにある。
の目的は、ＬＳＩチップの回路面積の増大を抑制し、併
せてスキャン動作時のクロックスキューによる誤動作を
防止することを可能としたクロック信号回路を提供する
ことにある。
【００２５】
【課題を解決するための手段】本発明のスキャン回路
は、それぞれがクロック同期型のフリップフロップを有
するスキャンセルの複数を備え、それらのフリップフロ
ップは制御信号に基づいて直列に接続されてシリアルシ
フトレジスタとして動作するものとして構成され、これ
らのシフトレジスタの列に沿ってクロック線を配設し、
クロックを前記シフトレジスタにおけるデータ伝搬方向
と反対方向に伝搬させるように、このクロック線のうち
の、前記シリアルシフトレジスタとしてのデータ出力側
における一端をクロック入力端としたものとして構成さ
れる。
は、それぞれがクロック同期型のフリップフロップを有
するスキャンセルの複数を備え、それらのフリップフロ
ップは制御信号に基づいて直列に接続されてシリアルシ
フトレジスタとして動作するものとして構成され、これ
らのシフトレジスタの列に沿ってクロック線を配設し、
クロックを前記シフトレジスタにおけるデータ伝搬方向
と反対方向に伝搬させるように、このクロック線のうち
の、前記シリアルシフトレジスタとしてのデータ出力側
における一端をクロック入力端としたものとして構成さ
れる。
【００２６】
【作用】フリップフロップに対して与える単相クロック
を、スキャンセルのデータの流れと逆の方向に流すこと
により、データの流れの上流側に向かってクロックの遅
延を大きくして行き、各スキャンセルのフリップフロッ
プにより構成されるシフトレジスタ動作を確実にしてい
る。
を、スキャンセルのデータの流れと逆の方向に流すこと
により、データの流れの上流側に向かってクロックの遅
延を大きくして行き、各スキャンセルのフリップフロッ
プにより構成されるシフトレジスタ動作を確実にしてい
る。
【００２７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００２８】図１は本発明の一実施例に係るクロック信
号回路の概略構成図である。図１に示すように、バウン
ダリスキャン方式を採用したＬＳＩチップ１０１には、
このチップの本来の機能を回路化した内部回路１０４に
加えて、内部回路１０４と図示しない外部回路との接続
を行う各入出力端子にスキャンセル１０２が挿入されて
いる。各スキャンセル１０２は、スキャンデータ線１０
５を介して、スキャンインＳＩからスキャンアウトＳＯ
までシリアルに接続され、スキャンパスを形成してい
る。クロックＣＬＫからのクロックは、クロック線１０
６を介して、各スキャンセル１０２に供給され、シフト
レジスタ動作や外部入力データ及び内部出力データを取
り込む動作のために用いられる。スキャンデータはスキ
ャンインＳＩから与えられ、クロックＣＬＫからのクロ
ックに同期して、スキャンデータ線１０５を介して、ス
キャンセル１０２を順に伝搬して行き、スキャンアウト
ＳＯから出力される。また、クロックはクロックＣＬＫ
から与えられ、クロック線１０６を通じてスキャンイン
ＳＩまで伝搬して行き、伝搬の途中で各スキャンセル１
０２に順次に供給される。
号回路の概略構成図である。図１に示すように、バウン
ダリスキャン方式を採用したＬＳＩチップ１０１には、
このチップの本来の機能を回路化した内部回路１０４に
加えて、内部回路１０４と図示しない外部回路との接続
を行う各入出力端子にスキャンセル１０２が挿入されて
いる。各スキャンセル１０２は、スキャンデータ線１０
５を介して、スキャンインＳＩからスキャンアウトＳＯ
までシリアルに接続され、スキャンパスを形成してい
る。クロックＣＬＫからのクロックは、クロック線１０
６を介して、各スキャンセル１０２に供給され、シフト
レジスタ動作や外部入力データ及び内部出力データを取
り込む動作のために用いられる。スキャンデータはスキ
ャンインＳＩから与えられ、クロックＣＬＫからのクロ
ックに同期して、スキャンデータ線１０５を介して、ス
キャンセル１０２を順に伝搬して行き、スキャンアウト
ＳＯから出力される。また、クロックはクロックＣＬＫ
から与えられ、クロック線１０６を通じてスキャンイン
ＳＩまで伝搬して行き、伝搬の途中で各スキャンセル１
０２に順次に供給される。
【００２９】以上のような構成において、内部回路１０
４にスキャンインＳＩから任意のデータを与えたり、ス
キャンアウトＳＯを通じて内部回路１０４の動作状態を
取り出したりする等のテストを行うことができる。
４にスキャンインＳＩから任意のデータを与えたり、ス
キャンアウトＳＯを通じて内部回路１０４の動作状態を
取り出したりする等のテストを行うことができる。
【００３０】さて、図２は、図１の点線で囲まれた領域
１０３を詳細に示したブロック図である。図２に示すよ
うに、ＬＳＩチップ１０１の外部に接続される外部入力
Ｅｉｎ１は、スキャンセル１０２（Ａ）を介して、内部
回路１０４に接続された内部回路出力Ｉｏｕｔ１に接続
される。同様に、ＬＳＩチップ１０１の外部に接続され
る外部入力Ｅｉｎ２は、スキャンセル１０２（Ｂ）を介
して、内部回路１０４に接続された内部回路出力Ｉｏｕ
ｔ２に接続される。フリップフロップ２０３、２０４は
汎用型のものであり、それぞれのクロック入力端子Ｃに
は、クロックＣＬＫから、クロック線１０６を通じて、
クロックが接続される。外部入力Ｅｉｎ１、Ｅｉｎ２
は、それぞれ、スキャンセル１０２（Ａ）、１０２
（Ｂ）のセレクタ回路２０７、２０８の一方の入力端に
入力される。セレクタ回路２０７、２０８の他方の入力
端には、それぞれフリップフロップ２０３、２０４のデ
ータ出力端子Ｑからのデータが入力されている。セレク
タ回路２０７、２０８は、制御信号ＣＳ１に基づいて入
力データを選択し、それぞれ内部回路出力Ｉｏｕｔ１、
Ｉｏｕｔ２に送出する。フリップフロップ２０３のデー
タ出力端子Ｑは、スキャンアウトＳＯ側につながるスキ
ャンデータ線１０５（Ｃ）に接続され、その出力はスキ
ャンデータとして送出される。一方、フリップフロップ
２０４のデータ出力端子Ｑは、スキャンセル１０２
（ａ）のセレクタ回路２０５の入力端子につながるスキ
ャンデータ線１０５（ｂ）に接続され、スキャンデータ
を送出する。スキャンデータフリップフロップ２０３、
２０４のデータ入力端子Ｄには、それぞれ、セレクタ回
路２０５、２０６の出力が入力される。セレクタ回路２
０５、２０６は１つの入力端にそれぞれセレクタ回路２
０７、２０８の出力が接続され、他の入力端にはスキャ
ンデータ線１０５（ｂ）、１０５（ａ）からのスキャン
データが入力される。セレクタ回路２０５、２０６は、
制御信号ＣＳ２に基づいて２つの入力の一方を選択し、
フリップフロップ２０３、２０４のデータ入力端子Ｄに
与える。
１０３を詳細に示したブロック図である。図２に示すよ
うに、ＬＳＩチップ１０１の外部に接続される外部入力
Ｅｉｎ１は、スキャンセル１０２（Ａ）を介して、内部
回路１０４に接続された内部回路出力Ｉｏｕｔ１に接続
される。同様に、ＬＳＩチップ１０１の外部に接続され
る外部入力Ｅｉｎ２は、スキャンセル１０２（Ｂ）を介
して、内部回路１０４に接続された内部回路出力Ｉｏｕ
ｔ２に接続される。フリップフロップ２０３、２０４は
汎用型のものであり、それぞれのクロック入力端子Ｃに
は、クロックＣＬＫから、クロック線１０６を通じて、
クロックが接続される。外部入力Ｅｉｎ１、Ｅｉｎ２
は、それぞれ、スキャンセル１０２（Ａ）、１０２
（Ｂ）のセレクタ回路２０７、２０８の一方の入力端に
入力される。セレクタ回路２０７、２０８の他方の入力
端には、それぞれフリップフロップ２０３、２０４のデ
ータ出力端子Ｑからのデータが入力されている。セレク
タ回路２０７、２０８は、制御信号ＣＳ１に基づいて入
力データを選択し、それぞれ内部回路出力Ｉｏｕｔ１、
Ｉｏｕｔ２に送出する。フリップフロップ２０３のデー
タ出力端子Ｑは、スキャンアウトＳＯ側につながるスキ
ャンデータ線１０５（Ｃ）に接続され、その出力はスキ
ャンデータとして送出される。一方、フリップフロップ
２０４のデータ出力端子Ｑは、スキャンセル１０２
（ａ）のセレクタ回路２０５の入力端子につながるスキ
ャンデータ線１０５（ｂ）に接続され、スキャンデータ
を送出する。スキャンデータフリップフロップ２０３、
２０４のデータ入力端子Ｄには、それぞれ、セレクタ回
路２０５、２０６の出力が入力される。セレクタ回路２
０５、２０６は１つの入力端にそれぞれセレクタ回路２
０７、２０８の出力が接続され、他の入力端にはスキャ
ンデータ線１０５（ｂ）、１０５（ａ）からのスキャン
データが入力される。セレクタ回路２０５、２０６は、
制御信号ＣＳ２に基づいて２つの入力の一方を選択し、
フリップフロップ２０３、２０４のデータ入力端子Ｄに
与える。
【００３１】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【００３２】内部回路１０４を通常動作させる場合は、
制御信号ＣＳ１によりセレクタ回路２０７、２０８で外
部入力Ｅｉｎ１、Ｅｉｎ２を選択すると共に、制御信号
ＣＳ２によりセレクタ回路２０５、２０６でセレクタ回
路２０７、２０８側を選択する。その結果、外部回路よ
り外部入力Ｅｉｎ１、Ｅｉｎ２に与えられたデータは、
そのまま、内部回路出力Ｉｏｕｔ１、Ｉｏｕｔ２に伝達
され、内部回路１０４に取り込まれる。この時、フリッ
プフロップ２０３、２０４は、クロック線１０６を通じ
てクロック入力端子Ｃに供給されるクロックにより動作
する。ＦＦ２０３、２０４のデータ出力端子Ｑからのデ
ータはスキャンデータ線１０５（ｃ）、１０５（ｂ）に
送出される。セレクタ回路２０５、２０６がスキャンデ
ータ線１０５（ｃ）、１０５（ｂ）を選択していないの
で、スキャンパスは形成されず、スキャンデータの伝搬
は行われない。この場合、フリップフロップ２０３、２
０４は、クロック線１０６からのクロックにより、外部
入力Ｅｉｎ１、Ｅｉｎ２からの最新のデータを常に更新
するという動作を行うことになる。
制御信号ＣＳ１によりセレクタ回路２０７、２０８で外
部入力Ｅｉｎ１、Ｅｉｎ２を選択すると共に、制御信号
ＣＳ２によりセレクタ回路２０５、２０６でセレクタ回
路２０７、２０８側を選択する。その結果、外部回路よ
り外部入力Ｅｉｎ１、Ｅｉｎ２に与えられたデータは、
そのまま、内部回路出力Ｉｏｕｔ１、Ｉｏｕｔ２に伝達
され、内部回路１０４に取り込まれる。この時、フリッ
プフロップ２０３、２０４は、クロック線１０６を通じ
てクロック入力端子Ｃに供給されるクロックにより動作
する。ＦＦ２０３、２０４のデータ出力端子Ｑからのデ
ータはスキャンデータ線１０５（ｃ）、１０５（ｂ）に
送出される。セレクタ回路２０５、２０６がスキャンデ
ータ線１０５（ｃ）、１０５（ｂ）を選択していないの
で、スキャンパスは形成されず、スキャンデータの伝搬
は行われない。この場合、フリップフロップ２０３、２
０４は、クロック線１０６からのクロックにより、外部
入力Ｅｉｎ１、Ｅｉｎ２からの最新のデータを常に更新
するという動作を行うことになる。
【００３３】一方、テストモードの時は、制御信号ＣＳ
１によりセレクタ回路２０７、２０８でフリップフロッ
プ２０３、２０４を選択すると共に、制御信号ＣＳ２に
よりセレクタ回路２０５、２０６でスキャンデータ線１
０５（ｂ）、１０５（ａ）を選択する。その結果、フリ
ップフロップ２０４のデータ入力端子Ｄはスキャンイン
ＳＩ側のスキャンデータ線１０５（ａ）に接続され、デ
ータ出力端子Ｑは、スキャンデータ線１０５（ｂ）から
セレクタ回路２０５を介して、フリップフロップ２０３
のデータ入力端子Ｄに接続される。また、フリップフロ
ップのデータ出力端子Ｑは、そのままスキャンアウトＳ
Ｏ側のスキャンデータ線１０５（ｃ）に接続される。こ
のようにして、全スキャンセル１０２の各フリップフロ
ップを、スキャンデータ線１０５を通じて、スキャンイ
ンＳＩからスキャンアウトＳＯまでつなぐスキャンパス
が形成される。その結果、スキャンセル１０２の各フリ
ップフロップは、クロックＣＬＫからクロック線１０６
に供給されるクロックに同期して、スキャンデータを、
スキャンデータ線１０５を介して、スキャンインＳＩか
らスキャンアウトＳＯに向かって伝搬する。
１によりセレクタ回路２０７、２０８でフリップフロッ
プ２０３、２０４を選択すると共に、制御信号ＣＳ２に
よりセレクタ回路２０５、２０６でスキャンデータ線１
０５（ｂ）、１０５（ａ）を選択する。その結果、フリ
ップフロップ２０４のデータ入力端子Ｄはスキャンイン
ＳＩ側のスキャンデータ線１０５（ａ）に接続され、デ
ータ出力端子Ｑは、スキャンデータ線１０５（ｂ）から
セレクタ回路２０５を介して、フリップフロップ２０３
のデータ入力端子Ｄに接続される。また、フリップフロ
ップのデータ出力端子Ｑは、そのままスキャンアウトＳ
Ｏ側のスキャンデータ線１０５（ｃ）に接続される。こ
のようにして、全スキャンセル１０２の各フリップフロ
ップを、スキャンデータ線１０５を通じて、スキャンイ
ンＳＩからスキャンアウトＳＯまでつなぐスキャンパス
が形成される。その結果、スキャンセル１０２の各フリ
ップフロップは、クロックＣＬＫからクロック線１０６
に供給されるクロックに同期して、スキャンデータを、
スキャンデータ線１０５を介して、スキャンインＳＩか
らスキャンアウトＳＯに向かって伝搬する。
【００３４】なお、この動作中、フリップフロップ２０
３、２０４のデータ出力端子Ｑの送出データは、スキャ
ンデータ線１０５に送出されると共に、セレクタ回路２
０７、２０８及び内部回路出力Ｉｏｕｔ１、Ｉｏｕｔ２
を通じて、内部回路１０４にも入力されることになる。
３、２０４のデータ出力端子Ｑの送出データは、スキャ
ンデータ線１０５に送出されると共に、セレクタ回路２
０７、２０８及び内部回路出力Ｉｏｕｔ１、Ｉｏｕｔ２
を通じて、内部回路１０４にも入力されることになる。
【００３５】一方、スキャンセル１０２中のフリップフ
ロップにはクロックＣＬＫからクロック線１０６を通じ
てクロックが供給されるが、クロックはスキャンアウト
ＳＯ側からスキャンインＳＩ側に向かって伝搬する。ク
ロックはクロック線１０６を通じて伝搬する内に、当然
遅延時間を生じる。
ロップにはクロックＣＬＫからクロック線１０６を通じ
てクロックが供給されるが、クロックはスキャンアウト
ＳＯ側からスキャンインＳＩ側に向かって伝搬する。ク
ロックはクロック線１０６を通じて伝搬する内に、当然
遅延時間を生じる。
【００３６】つまり、フリップフロップ２０３と２０４
を例にとるならば、フリップフロップ２０３のクロック
入力端子Ｃに与えられるクロックに対して、フリップフ
ロップ２０４のクロック入力端子Ｃに与えられるクロッ
クは時間遅れを生じている。つまり、フリップフロップ
２０４のデータ出力端子Ｑのデータが確定した時点で
は、フリップフロップ２０３はそれより早いクロックに
より、その前のデータを確定した後である。
を例にとるならば、フリップフロップ２０３のクロック
入力端子Ｃに与えられるクロックに対して、フリップフ
ロップ２０４のクロック入力端子Ｃに与えられるクロッ
クは時間遅れを生じている。つまり、フリップフロップ
２０４のデータ出力端子Ｑのデータが確定した時点で
は、フリップフロップ２０３はそれより早いクロックに
より、その前のデータを確定した後である。
【００３７】したがって、フリップフロップ２０４のデ
ータ出力端子Ｑからのデータが、スキャンデータ線１０
５（ｂ）及びセレクタ回路２０５を通じて、フリップフ
ロップ２０３のデータ入力端子Ｄに伝搬し、フリップフ
ロップ２０３のデータ入力端子Ｄへの入力データが確定
するまでの間は、フリップフロップ２０３にはクロック
の入力はない。つまり、フリップフロップ２０３に次の
クロックがくるまでは、クロックの一周期に近い十分な
時間があることになる。
ータ出力端子Ｑからのデータが、スキャンデータ線１０
５（ｂ）及びセレクタ回路２０５を通じて、フリップフ
ロップ２０３のデータ入力端子Ｄに伝搬し、フリップフ
ロップ２０３のデータ入力端子Ｄへの入力データが確定
するまでの間は、フリップフロップ２０３にはクロック
の入力はない。つまり、フリップフロップ２０３に次の
クロックがくるまでは、クロックの一周期に近い十分な
時間があることになる。
【００３８】次の、クロックがクロック線１０６を伝搬
してくると、これはフリップフロップ２０４よりもフリ
ップフロップ２０３に早く伝わるので、この時点でフリ
ップフロップ２０３はデータ入力端子Ｄのデータを取り
込み、データ出力端子Ｑに出力する。このデータはスキ
ャンデータ線１０５を通じて次の段に伝搬される。
してくると、これはフリップフロップ２０４よりもフリ
ップフロップ２０３に早く伝わるので、この時点でフリ
ップフロップ２０３はデータ入力端子Ｄのデータを取り
込み、データ出力端子Ｑに出力する。このデータはスキ
ャンデータ線１０５を通じて次の段に伝搬される。
【００３９】このクロックはフリップフロップ２０３よ
りも遅れてフリップフロップ２０４に伝搬する。このた
め、フリップフロップ２０４が次のクロックにより次の
データを取り込み、データ出力端子Ｑに出力する時点で
は、フリップフロップ２０３はその前のデータを確定し
た後である。このため、このクロックによるこの時点の
動作がフリップフロップ２０３の動作に直接影響するこ
とはない。
りも遅れてフリップフロップ２０４に伝搬する。このた
め、フリップフロップ２０４が次のクロックにより次の
データを取り込み、データ出力端子Ｑに出力する時点で
は、フリップフロップ２０３はその前のデータを確定し
た後である。このため、このクロックによるこの時点の
動作がフリップフロップ２０３の動作に直接影響するこ
とはない。
【００４０】つまり、スキャンデータ線１０５上のスキ
ャンデータの流れの方向と、クロック線１０６上のクロ
ックの流れの方向を逆にすることにより、データを渡す
方のクロックをデータを受ける方のクロックよりも遅ら
せている。これにより、スキャンパスのシフトレジスタ
動作を、クロック毎にフリップフロップの１段づつデー
タ伝搬するという、初期の目的通りにすることができ
る。
ャンデータの流れの方向と、クロック線１０６上のクロ
ックの流れの方向を逆にすることにより、データを渡す
方のクロックをデータを受ける方のクロックよりも遅ら
せている。これにより、スキャンパスのシフトレジスタ
動作を、クロック毎にフリップフロップの１段づつデー
タ伝搬するという、初期の目的通りにすることができ
る。
【００４１】図３は本発明の応用例を示す概略構成図で
ある。図３に示すように、ＬＳＩチップ１０１には、Ｒ
ＯＭ３０１、ＲＡＭ３０２、マクロセル３０３が配置さ
れる。スキャンイン／アウト端子Ｓｉ／ｏに接続される
スキャンパス３０４は、これらの機能領域をシリアルに
結んでいる。このような構成の場合も、スキャンイン／
アウト端子Ｓｉ／ｏから入出力するスキャンデータの送
り方向と逆の方向にクロックを伝搬することにより、確
実にスキャンパス上のスキャンデータを転送することが
できる。
ある。図３に示すように、ＬＳＩチップ１０１には、Ｒ
ＯＭ３０１、ＲＡＭ３０２、マクロセル３０３が配置さ
れる。スキャンイン／アウト端子Ｓｉ／ｏに接続される
スキャンパス３０４は、これらの機能領域をシリアルに
結んでいる。このような構成の場合も、スキャンイン／
アウト端子Ｓｉ／ｏから入出力するスキャンデータの送
り方向と逆の方向にクロックを伝搬することにより、確
実にスキャンパス上のスキャンデータを転送することが
できる。
【００４２】以上のように、スキャンデータの流れとク
ロックの流れを逆方向にすることにより、スキャン回路
のシフトレジスタ動作時のクロックスキューによる誤動
作を防止するために、クロックを多相化する等の対策が
不要となり、回路面積の小さな普通のフリップフロップ
を用いて十分にシフトレジスタ動作させることが可能に
なる。このため、クロック配線領域も含めてスキャン回
路の面積を極小にすることができる。
ロックの流れを逆方向にすることにより、スキャン回路
のシフトレジスタ動作時のクロックスキューによる誤動
作を防止するために、クロックを多相化する等の対策が
不要となり、回路面積の小さな普通のフリップフロップ
を用いて十分にシフトレジスタ動作させることが可能に
なる。このため、クロック配線領域も含めてスキャン回
路の面積を極小にすることができる。
【００４３】なお、上記実施例では、クロックの流れの
上流側と下流側での遅れ時間を、クロック線１０６の自
然遅延時間により得るような構成を例示したが、遅延時
間を稼ぐために、バッファ等の回路素子を介在させるよ
うにしてもよく、同様の効果を得ることができる。
上流側と下流側での遅れ時間を、クロック線１０６の自
然遅延時間により得るような構成を例示したが、遅延時
間を稼ぐために、バッファ等の回路素子を介在させるよ
うにしてもよく、同様の効果を得ることができる。
【００４４】
【発明の効果】以上述べたように、本発明のクロック信
号回路によれば、単相のクロックでシフトレジスタ動作
するフリップフロップにデータを流すに当たり、データ
の流れと逆の方向にクロックを流すようにして、シフト
レジスタ動作を確実にすることができ、クロックスキュ
ーによる誤動作を簡単な構成で確実に防止でき、配線や
素子の追加が不要となり、チップ面積を増やすことなく
経済的に所期の目的を達成できる。
号回路によれば、単相のクロックでシフトレジスタ動作
するフリップフロップにデータを流すに当たり、データ
の流れと逆の方向にクロックを流すようにして、シフト
レジスタ動作を確実にすることができ、クロックスキュ
ーによる誤動作を簡単な構成で確実に防止でき、配線や
素子の追加が不要となり、チップ面積を増やすことなく
経済的に所期の目的を達成できる。
【図１】本発明の一実施例に係るクロック信号回路装置
の概略構成図である。
の概略構成図である。
【図２】図１の構成の要部の詳細を示すブロック図であ
る。
る。
【図３】本発明の応用例を示す概略構成図である。
【図４】従来のクロック信号回路装置の一例の説明図で
ある。
ある。
【図５】従来のクロック信号回路装置の他の例に用いら
れる多相クロック構成のフリップフロップのブロック図
である。
れる多相クロック構成のフリップフロップのブロック図
である。
【図６】一般的なシフトレジスタのブロック図である。
【図７】図６の構成においてクロックスキューが発生し
た場合の動作を説明するタイミングチャートである。
た場合の動作を説明するタイミングチャートである。
【図８】図６の構成においてクロックスキューがない場
合の動作を説明するタイミングチャートである。
合の動作を説明するタイミングチャートである。
１０１ ＬＳＩチップ １０２ スキャンセル １０４ 内部回路 １０５ スキャンデータ線 １０６ クロック線 ２０３、２０４、２０５、２０６ フリップフロップ ２０７、２０８、２０９、２１０ セレクタ回路 ３０１ ＲＯＭ ３０２ ＲＡＭ ３０３ マクロセル ４０１ チップ ４０２ ボード Ｆ１，Ｆ２ フリップフロップ
Claims (1)
- 【請求項１】それぞれがクロック同期型のフリップフロ
ップを有するスキャンセルの複数を備え、それらのフリ
ップフロップは制御信号に基づいて直列に接続されてシ
リアルシフトレジスタとして動作するものとして構成さ
れ、これらのシフトレジスタの列に沿ってクロック線を
配設し、クロックを前記シフトレジスタにおけるデータ
伝搬方向と反対方向に伝搬させるように、このクロック
線のうちの、前記シリアルシフトレジスタとしてのデー
タ出力側における一端をクロック入力端とした、スキャ
ン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5072436A JPH06289099A (ja) | 1993-03-30 | 1993-03-30 | スキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5072436A JPH06289099A (ja) | 1993-03-30 | 1993-03-30 | スキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06289099A true JPH06289099A (ja) | 1994-10-18 |
Family
ID=13489256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5072436A Pending JPH06289099A (ja) | 1993-03-30 | 1993-03-30 | スキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06289099A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049572A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Dispositif a circuit logique et procede d'essai de celui-ci |
| US6343365B1 (en) | 1998-02-17 | 2002-01-29 | Nec Corporation | Large-scale integrated circuit and method for testing a board of same |
| EP1179740A3 (en) * | 2000-08-07 | 2004-01-07 | Agere Systems Guardian Corporation | Boundary scan chain routing |
| WO2006132329A1 (ja) * | 2005-06-10 | 2006-12-14 | International Business Machines Corporation | マイクロコンピュータ及びそのテスト方法 |
| WO2009147721A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 試験用ウエハユニット、および、試験システム |
-
1993
- 1993-03-30 JP JP5072436A patent/JPH06289099A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049572A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Dispositif a circuit logique et procede d'essai de celui-ci |
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| US7793183B2 (en) | 2005-06-10 | 2010-09-07 | International Business Machines Corporation | Microcomputer and method of testing the same |
| WO2009147721A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 試験用ウエハユニット、および、試験システム |
| TWI392885B (zh) * | 2008-06-02 | 2013-04-11 | 愛德萬測試股份有限公司 | 測試用晶圓單元以及測試系統 |
| US8610449B2 (en) | 2008-06-02 | 2013-12-17 | Advantest Corporation | Wafer unit for testing and test system |
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