JPH06290586A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06290586A JPH06290586A JP5075588A JP7558893A JPH06290586A JP H06290586 A JPH06290586 A JP H06290586A JP 5075588 A JP5075588 A JP 5075588A JP 7558893 A JP7558893 A JP 7558893A JP H06290586 A JPH06290586 A JP H06290586A
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- Japan
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- pulse
- signal
- power
- internal circuit
- circuit
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Abstract
(57)【要約】
【目的】 電源投入後、ダミーサイクルなしに使えるよ
うにする。 【構成】 電源投入信号を受けて内部回路３にリセット
信号を送るパワーオンリセット回路（ＰＯＲ）１の出力
信号（／ＰＯＲ信号）により制御されるリングオシレー
ター４を用いて、内部的にダミーサイクル相当の信号を
発生させる。
うにする。 【構成】 電源投入信号を受けて内部回路３にリセット
信号を送るパワーオンリセット回路（ＰＯＲ）１の出力
信号（／ＰＯＲ信号）により制御されるリングオシレー
ター４を用いて、内部的にダミーサイクル相当の信号を
発生させる。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭ等の半導体
記憶装置に関するものである。そして、特に、電源投入
後ダミーサイクルなしに使用することを可能とした半導
体記憶装置に関するものである。
記憶装置に関するものである。そして、特に、電源投入
後ダミーサイクルなしに使用することを可能とした半導
体記憶装置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置は、より一層の低
消費電力化、高速化が求められている。そこで、電源投
入後少しでも早くスタンバイ状態にして、できるだけ早
く使用できるようにしたいと要望されている。
消費電力化、高速化が求められている。そこで、電源投
入後少しでも早くスタンバイ状態にして、できるだけ早
く使用できるようにしたいと要望されている。
【０００３】従来の半導体記憶装置の構成について図７
を参照しながら説明する。図７は、従来の半導体記憶装
置を示す図である。
を参照しながら説明する。図７は、従来の半導体記憶装
置を示す図である。
【０００４】図７において、１は電源の投入信号を受け
て半導体記憶装置の所定の内部回路にリセット信号（／
ＰＯＲ信号）を送るパワーオンリセット回路（ＰＯ
Ｒ）、２は外部より／ＲＡＳ信号を受けて内部／ＲＡＳ
信号（φ1信号）を発生する／ＲＡＳバッファ、３は内
部回路である。
て半導体記憶装置の所定の内部回路にリセット信号（／
ＰＯＲ信号）を送るパワーオンリセット回路（ＰＯ
Ｒ）、２は外部より／ＲＡＳ信号を受けて内部／ＲＡＳ
信号（φ1信号）を発生する／ＲＡＳバッファ、３は内
部回路である。
【０００５】次に、従来の半導体記憶装置の動作につい
て図８を参照しながら説明する。図８は、従来の半導体
記憶装置の動作を示すタイミングチャートである。図８
において、（ａ）は電源電圧Ｖｃｃ、（ｂ）は／ＲＡＳ
信号、（ｃ）はφ1信号、（ｄ）は／ＰＯＲ信号をそれ
ぞれ示す。
て図８を参照しながら説明する。図８は、従来の半導体
記憶装置の動作を示すタイミングチャートである。図８
において、（ａ）は電源電圧Ｖｃｃ、（ｂ）は／ＲＡＳ
信号、（ｃ）はφ1信号、（ｄ）は／ＰＯＲ信号をそれ
ぞれ示す。
【０００６】パワーオンリセット回路１は、外部電源を
もとに供給されるＶｃｃ電源をうけ、この電源電圧Ｖｃ
ｃの立ち上がりをうけて半導体記憶装置の所定の内部回
路３にワンショットパルスを与えて所定の内部回路３を
リセットする回路である。この時、所定の内部回路３に
与える信号は／ＰＯＲ信号と呼ばれる。
もとに供給されるＶｃｃ電源をうけ、この電源電圧Ｖｃ
ｃの立ち上がりをうけて半導体記憶装置の所定の内部回
路３にワンショットパルスを与えて所定の内部回路３を
リセットする回路である。この時、所定の内部回路３に
与える信号は／ＰＯＲ信号と呼ばれる。
【０００７】図８（ａ）に示すように、まず、電源投入
時に電源電圧Ｖｃｃが“Ｌ”から“Ｈ”に立上がる。す
ると／ＰＯＲ信号は電源投入時は“Ｌ”のままで半導体
記憶装置の所定の内部回路３をリセットする。そして、
図８（ｄ）に示すように、／ＰＯＲ信号はイニシャルポ
ーズ期間内に自分で“Ｈ”に切換わり、所定の内部回路
３のリセットを終了する。
時に電源電圧Ｖｃｃが“Ｌ”から“Ｈ”に立上がる。す
ると／ＰＯＲ信号は電源投入時は“Ｌ”のままで半導体
記憶装置の所定の内部回路３をリセットする。そして、
図８（ｄ）に示すように、／ＰＯＲ信号はイニシャルポ
ーズ期間内に自分で“Ｈ”に切換わり、所定の内部回路
３のリセットを終了する。
【０００８】ユーザーは電源を投入してイニシャルポー
ズ期間後、半導体記憶装置を使用するためには／ＲＡＳ
信号によるダミーサイクルを規定回数入れなければなら
ないという決まり（仕様）がある。このため、図８
（ｂ）及び（ｃ）に示すように、／ＲＡＳ信号によるダ
ミーサイクルを規定回数入れたあと、ノーマルサイクル
として通常使用が可能となる。
ズ期間後、半導体記憶装置を使用するためには／ＲＡＳ
信号によるダミーサイクルを規定回数入れなければなら
ないという決まり（仕様）がある。このため、図８
（ｂ）及び（ｃ）に示すように、／ＲＡＳ信号によるダ
ミーサイクルを規定回数入れたあと、ノーマルサイクル
として通常使用が可能となる。
【０００９】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置では、ユーザーが通常使用をはじめる前
に、イニシャルポーズ期間後のダミーサイクルを規定回
数必ず入れる必要があり、ダミーサイクルを入れている
期間の分、通常使用開始時間が遅れてしまうという問題
点があった。
半導体記憶装置では、ユーザーが通常使用をはじめる前
に、イニシャルポーズ期間後のダミーサイクルを規定回
数必ず入れる必要があり、ダミーサイクルを入れている
期間の分、通常使用開始時間が遅れてしまうという問題
点があった。
【００１０】この発明は、前述した問題点を解決するた
めになされたもので、電源を投入してイニシャルポーズ
期間の後にダミーサイクルを入れることなく、直ぐにノ
ーマルサイクルに入ることができる半導体記憶装置を得
ることを目的とする。
めになされたもので、電源を投入してイニシャルポーズ
期間の後にダミーサイクルを入れることなく、直ぐにノ
ーマルサイクルに入ることができる半導体記憶装置を得
ることを目的とする。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、次に掲げる手段を備えたものであ
る。 〔１〕 電源の投入を受けて内部回路にリセット信号を
送るパワーオンリセット回路。 〔２〕 前記リセット信号に基づいてイニシャルポーズ
期間に一定周期のパルスを出力するリングオシレータ
ー。 〔３〕 前記一定周期のパルスと外部／ＲＡＳ信号の論
理和をとり前記内部回路に送る論理和手段。
る半導体記憶装置は、次に掲げる手段を備えたものであ
る。 〔１〕 電源の投入を受けて内部回路にリセット信号を
送るパワーオンリセット回路。 〔２〕 前記リセット信号に基づいてイニシャルポーズ
期間に一定周期のパルスを出力するリングオシレータ
ー。 〔３〕 前記一定周期のパルスと外部／ＲＡＳ信号の論
理和をとり前記内部回路に送る論理和手段。
【００１２】この発明の請求項２に係る半導体記憶装置
は、次に掲げる手段を備えたものである。 〔１〕 電源の投入を受けて内部回路にリセット信号を
送るパワーオンリセット回路。 〔２〕 前記リセット信号に基づいてイニシャルポーズ
期間に一定周期のパルスを出力するリングオシレータ
ー。 〔３〕 前記一定周期のパルスを計数して前記リングオ
シレーターの動作期間を制御するカウンタ。 〔４〕 前記一定周期のパルスと外部／ＲＡＳ信号の論
理和をとり前記内部回路に送る論理和手段。
は、次に掲げる手段を備えたものである。 〔１〕 電源の投入を受けて内部回路にリセット信号を
送るパワーオンリセット回路。 〔２〕 前記リセット信号に基づいてイニシャルポーズ
期間に一定周期のパルスを出力するリングオシレータ
ー。 〔３〕 前記一定周期のパルスを計数して前記リングオ
シレーターの動作期間を制御するカウンタ。 〔４〕 前記一定周期のパルスと外部／ＲＡＳ信号の論
理和をとり前記内部回路に送る論理和手段。
【００１３】
【作用】この発明の請求項１に係る半導体記憶装置にお
いては、パワーオンリセット回路によって、電源の投入
を受けて内部回路にリセット信号が送られる。また、リ
ングオシレーターによって、前記リセット信号に基づい
てイニシャルポーズ期間に一定周期のパルスが出力され
る。さらに、論理和手段によって、前記一定周期のパル
スと外部／ＲＡＳ信号の論理和がとられ前記内部回路に
送られる。
いては、パワーオンリセット回路によって、電源の投入
を受けて内部回路にリセット信号が送られる。また、リ
ングオシレーターによって、前記リセット信号に基づい
てイニシャルポーズ期間に一定周期のパルスが出力され
る。さらに、論理和手段によって、前記一定周期のパル
スと外部／ＲＡＳ信号の論理和がとられ前記内部回路に
送られる。
【００１４】この発明の請求項２に係る半導体記憶装置
においては、パワーオンリセット回路によって、電源の
投入を受けて内部回路にリセット信号が送られる。ま
た、リングオシレーターによって、前記リセット信号に
基づいてイニシャルポーズ期間に一定周期のパルスが出
力される。さらに、カウンタによって、前記一定周期の
パルスが計数されて前記リングオシレーターの動作期間
が制御される。そして、論理和手段によって、前記一定
周期のパルスと外部／ＲＡＳ信号の論理和がとられ前記
内部回路に送られる。
においては、パワーオンリセット回路によって、電源の
投入を受けて内部回路にリセット信号が送られる。ま
た、リングオシレーターによって、前記リセット信号に
基づいてイニシャルポーズ期間に一定周期のパルスが出
力される。さらに、カウンタによって、前記一定周期の
パルスが計数されて前記リングオシレーターの動作期間
が制御される。そして、論理和手段によって、前記一定
周期のパルスと外部／ＲＡＳ信号の論理和がとられ前記
内部回路に送られる。
【００１５】
実施例１．以下、この発明の実施例１の構成について図
１を参照しながら説明する。図１は、この発明の実施例
１の構成を示すブロック図であり、パワーオンリセット
回路１〜内部回路３は上述した従来装置のものと同様で
ある。なお、各図中、同一符号は同一又は相当部分を示
している。
１を参照しながら説明する。図１は、この発明の実施例
１の構成を示すブロック図であり、パワーオンリセット
回路１〜内部回路３は上述した従来装置のものと同様で
ある。なお、各図中、同一符号は同一又は相当部分を示
している。
【００１６】図１において、４はリングオシレーターで
あり、動作は／ＰＯＲ信号により制御されている。
あり、動作は／ＰＯＲ信号により制御されている。
【００１７】ところで、この発明の論理和手段は、この
実施例１では／ＲＡＳバッファ２に相当する。
実施例１では／ＲＡＳバッファ２に相当する。
【００１８】次に、この発明の実施例１の動作について
図２を参照しながら説明する。図２は、この発明の実施
例１の動作を示すタイミングチャートである。図２にお
いて、（ａ）は電源電圧Ｖｃｃ、（ｂ）は／ＲＡＳ信
号、（ｃ）はパルスφ1、（ｄ）はパルスφ2、（ｅ）は
／ＰＯＲ信号をそれぞれ示す。
図２を参照しながら説明する。図２は、この発明の実施
例１の動作を示すタイミングチャートである。図２にお
いて、（ａ）は電源電圧Ｖｃｃ、（ｂ）は／ＲＡＳ信
号、（ｃ）はパルスφ1、（ｄ）はパルスφ2、（ｅ）は
／ＰＯＲ信号をそれぞれ示す。
【００１９】電源投入時、図２（ａ）に示すように、電
源電圧Ｖｃｃが“Ｌ”から“Ｈ”に立上がる。／ＰＯＲ
信号は電源投入時は“Ｌ”のままで半導体記憶装置の所
定の内部回路３をリセットする。この発明の実施例１に
おいては、／ＰＯＲ信号はリングオシレーター４にも入
力されている。
源電圧Ｖｃｃが“Ｌ”から“Ｈ”に立上がる。／ＰＯＲ
信号は電源投入時は“Ｌ”のままで半導体記憶装置の所
定の内部回路３をリセットする。この発明の実施例１に
おいては、／ＰＯＲ信号はリングオシレーター４にも入
力されている。
【００２０】リングオシレーター４は／ＰＯＲ信号をう
けて、イニシャルポーズ期間の間に／ＰＯＲ信号が
“Ｈ”にきりかわるまで／ＲＡＳバッファ２に周期的な
パルスφ2を送り続ける。／ＲＡＳバッファ２は、動作
的に外部／ＲＡＳ信号とのＯＲのロジックを組んである
ためパルスφ2をうけてパルスφ1が内部回路３に与えら
れる。
けて、イニシャルポーズ期間の間に／ＰＯＲ信号が
“Ｈ”にきりかわるまで／ＲＡＳバッファ２に周期的な
パルスφ2を送り続ける。／ＲＡＳバッファ２は、動作
的に外部／ＲＡＳ信号とのＯＲのロジックを組んである
ためパルスφ2をうけてパルスφ1が内部回路３に与えら
れる。
【００２１】これにより、イニシャルポーズ期間の間に
パルスφ2により内部的にダミーサイクル相当の動作を
内部回路３におこすことになる。従って、ユーザーはイ
ニシャルポーズ期間後、外部からダミーサイクルを与え
ることなく、すぐに通常使用することが可能となる。
パルスφ2により内部的にダミーサイクル相当の動作を
内部回路３におこすことになる。従って、ユーザーはイ
ニシャルポーズ期間後、外部からダミーサイクルを与え
ることなく、すぐに通常使用することが可能となる。
【００２２】この発明の実施例１は、前述したように、
電源電圧Ｖｃｃの投入を受けて内部回路３にリセット信
号（／ＰＯＲ信号）を送るパワーオンリセット回路１
と、前記リセット信号を制御信号として動作するリング
オシレーター４とを備えたものである。前記リングオシ
レーター４の出力信号（φ2）を用いて、電源投入後し
ばらくの間内部的にダミーサイクル相当の動作をおこす
ための信号（φ1）を内部回路３に与えるようにしたも
のである。その結果、イニシャルポーズ期間内に内部的
にダミーサイクル相当の動作を行うようにしたので、イ
ニシャルポーズ期間後、ユーザーは、ダミーサイクルを
外部より行うことなくすぐに通常使用が可能となる。
電源電圧Ｖｃｃの投入を受けて内部回路３にリセット信
号（／ＰＯＲ信号）を送るパワーオンリセット回路１
と、前記リセット信号を制御信号として動作するリング
オシレーター４とを備えたものである。前記リングオシ
レーター４の出力信号（φ2）を用いて、電源投入後し
ばらくの間内部的にダミーサイクル相当の動作をおこす
ための信号（φ1）を内部回路３に与えるようにしたも
のである。その結果、イニシャルポーズ期間内に内部的
にダミーサイクル相当の動作を行うようにしたので、イ
ニシャルポーズ期間後、ユーザーは、ダミーサイクルを
外部より行うことなくすぐに通常使用が可能となる。
【００２３】実施例２．この発明の実施例２の構成につ
いて図３を参照しながら説明する。図３は、この発明の
実施例２の構成を示すブロック図である。
いて図３を参照しながら説明する。図３は、この発明の
実施例２の構成を示すブロック図である。
【００２４】図３において、従来装置と同一符号は同一
のもの若しくは相当するものを示している。４はリング
オシレーターであり、動作は／ＰＯＲ信号により制御さ
れている。５はカウンターであり、リングオシレーター
４の動作をうけてパルスφ2をカウントし、このカウン
ター５の出力（／φ3）によりリングオシレーター４の
動作期間を制御する。
のもの若しくは相当するものを示している。４はリング
オシレーターであり、動作は／ＰＯＲ信号により制御さ
れている。５はカウンターであり、リングオシレーター
４の動作をうけてパルスφ2をカウントし、このカウン
ター５の出力（／φ3）によりリングオシレーター４の
動作期間を制御する。
【００２５】次に、この発明の実施例２の動作について
図４を参照しながら説明する。図４は、この発明の実施
例２の動作を示すタイミングチャートである。図４にお
いて、（ａ）は電源電圧Ｖｃｃ、（ｂ）は／ＲＡＳ信
号、（ｃ）はパルスφ2、（ｄ）はパルスφ1、（ｅ）は
／φ3信号、（ｆ）は、／ＰＯＲ信号をそれぞれ示す。
図４を参照しながら説明する。図４は、この発明の実施
例２の動作を示すタイミングチャートである。図４にお
いて、（ａ）は電源電圧Ｖｃｃ、（ｂ）は／ＲＡＳ信
号、（ｃ）はパルスφ2、（ｄ）はパルスφ1、（ｅ）は
／φ3信号、（ｆ）は、／ＰＯＲ信号をそれぞれ示す。
【００２６】電源投入時、図４（ａ）に示すように、電
源電圧Ｖｃｃが“Ｌ”から“Ｈ”に立上がる。同図
（ｆ）に示すように、／ＰＯＲ信号は電源投入時は
“Ｌ”のままで、半導体記憶装置の所定の内部回路３を
リセットする。
源電圧Ｖｃｃが“Ｌ”から“Ｈ”に立上がる。同図
（ｆ）に示すように、／ＰＯＲ信号は電源投入時は
“Ｌ”のままで、半導体記憶装置の所定の内部回路３を
リセットする。
【００２７】この発明の実施例２においては、パルスφ
2はカウンター５に入力されている。カウンター５から
は／φ3が出力されており、リングオシレーター４の動
作を制御している。リングオシレーター４は、／ＰＯＲ
信号をうけてイニシャルポーズ期間の間に、／ＲＡＳバ
ッファ２に周期的なパルスφ2を送信する。それと同時
にパルスφ2をうけてカウンター５がφ2のパルス数をカ
ウントする。
2はカウンター５に入力されている。カウンター５から
は／φ3が出力されており、リングオシレーター４の動
作を制御している。リングオシレーター４は、／ＰＯＲ
信号をうけてイニシャルポーズ期間の間に、／ＲＡＳバ
ッファ２に周期的なパルスφ2を送信する。それと同時
にパルスφ2をうけてカウンター５がφ2のパルス数をカ
ウントする。
【００２８】カウンター５は、所定のカウント数にパル
スφ2のパルス数が達すると、図４（ｅ）に示すよう
に、出力／φ3を“Ｌ”→“Ｈ”にして、リングオシレ
ーター４の動作を停止させる。所定のカウント数として
は、ダミーサイクルとして規定されているパルスφ1の
パルス数を生成するのに充分であればよい。
スφ2のパルス数が達すると、図４（ｅ）に示すよう
に、出力／φ3を“Ｌ”→“Ｈ”にして、リングオシレ
ーター４の動作を停止させる。所定のカウント数として
は、ダミーサイクルとして規定されているパルスφ1の
パルス数を生成するのに充分であればよい。
【００２９】これにより、イニシャルポーズ期間の間
に、パルスφ2により内部的にダミーサイクル相当の動
作を内部回路３におこすことになる。従って、ユーザー
はイニシャルポーズ期間後、外部からダミーサイクルを
与えることなく、すぐに通常使用することが可能とな
る。
に、パルスφ2により内部的にダミーサイクル相当の動
作を内部回路３におこすことになる。従って、ユーザー
はイニシャルポーズ期間後、外部からダミーサイクルを
与えることなく、すぐに通常使用することが可能とな
る。
【００３０】実施例３．なお、上記２つの実施例１及び
２においては、リングオシレーター４のパルスφ2は／
ＲＡＳバッファ２に入力されていたが、図５に示すよう
に、ＯＲゲート６により、／ＲＡＳバッファ２のパルス
φ1とパルスφ2のＯＲロジックを構成して内部回路３に
供給してもよい。
２においては、リングオシレーター４のパルスφ2は／
ＲＡＳバッファ２に入力されていたが、図５に示すよう
に、ＯＲゲート６により、／ＲＡＳバッファ２のパルス
φ1とパルスφ2のＯＲロジックを構成して内部回路３に
供給してもよい。
【００３１】実施例４．また、図６に示すように、イニ
シャルポーズ期間はＡＮＤゲート８によりパワーオンリ
セット回路からの／ＰＯＲ信号とＡＮＤロジックをとり
／ＲＡＳ信号を無視して、パルスφ2を優先させるよう
にしても、内部回路３にダミーサイクル相当の動作をお
こさせるという目的は達成される。
シャルポーズ期間はＡＮＤゲート８によりパワーオンリ
セット回路からの／ＰＯＲ信号とＡＮＤロジックをとり
／ＲＡＳ信号を無視して、パルスφ2を優先させるよう
にしても、内部回路３にダミーサイクル相当の動作をお
こさせるという目的は達成される。
【００３２】
【発明の効果】この発明の請求項１に係る半導体記憶装
置は、以上説明したとおり、電源の投入を受けて内部回
路にリセット信号を送るパワーオンリセット回路と、前
記リセット信号に基づいてイニシャルポーズ期間に一定
周期のパルスを出力するリングオシレーターと、前記一
定周期のパルスと外部／ＲＡＳ信号の論理和をとり前記
内部回路に送る論理和手段とを備えたので、イニシャル
ポーズ期間後、ユーザーはダミーサイクルを外部より入
れて時間的なロスをすることなく、すぐにノーマル使用
することができるという効果を奏する。
置は、以上説明したとおり、電源の投入を受けて内部回
路にリセット信号を送るパワーオンリセット回路と、前
記リセット信号に基づいてイニシャルポーズ期間に一定
周期のパルスを出力するリングオシレーターと、前記一
定周期のパルスと外部／ＲＡＳ信号の論理和をとり前記
内部回路に送る論理和手段とを備えたので、イニシャル
ポーズ期間後、ユーザーはダミーサイクルを外部より入
れて時間的なロスをすることなく、すぐにノーマル使用
することができるという効果を奏する。
【００３３】この発明の請求項２に係る半導体記憶装置
は、以上説明したとおり、電源の投入を受けて内部回路
にリセット信号を送るパワーオンリセット回路と、前記
リセット信号に基づいてイニシャルポーズ期間に一定周
期のパルスを出力するリングオシレーターと、前記一定
周期のパルスを計数して前記リングオシレーターの動作
期間を制御するカウンタと、前記一定周期のパルスと外
部／ＲＡＳ信号の論理和をとり前記内部回路に送る論理
和手段を備えたので、イニシャルポーズ期間後、ユーザ
ーはダミーサイクルを外部より入れて時間的なロスをす
ることなく、すぐにノーマル使用することができるとい
う効果を奏する。
は、以上説明したとおり、電源の投入を受けて内部回路
にリセット信号を送るパワーオンリセット回路と、前記
リセット信号に基づいてイニシャルポーズ期間に一定周
期のパルスを出力するリングオシレーターと、前記一定
周期のパルスを計数して前記リングオシレーターの動作
期間を制御するカウンタと、前記一定周期のパルスと外
部／ＲＡＳ信号の論理和をとり前記内部回路に送る論理
和手段を備えたので、イニシャルポーズ期間後、ユーザ
ーはダミーサイクルを外部より入れて時間的なロスをす
ることなく、すぐにノーマル使用することができるとい
う効果を奏する。
【図１】この発明の実施例１の構成を示すブロック図で
ある。
ある。
【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】この発明の実施例２の構成を示すブロック図で
ある。
ある。
【図４】この発明の実施例２の動作を示すタイミングチ
ャートである。
ャートである。
【図５】この発明の実施例３の構成を示す図である。
【図６】この発明の実施例４の構成を示す図である。
【図７】従来の半導体記憶装置の構成を示すブロック図
である。
である。
【図８】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
１ パワーオンリセット回路 ２ ／ＲＡＳバッファ ３ 内部回路 ４ リングオシレーター ５ カウンター
Claims (2)
- 【請求項１】 電源の投入を受けて内部回路にリセット
信号を送るパワーオンリセット回路、前記リセット信号
に基づいてイニシャルポーズ期間に一定周期のパルスを
出力するリングオシレーター、及び前記一定周期のパル
スと外部／ＲＡＳ信号の論理和をとり前記内部回路に送
る論理和手段を備えたことを特徴とする半導体記憶装
置。 - 【請求項２】 電源の投入を受けて内部回路にリセット
信号を送るパワーオンリセット回路、前記リセット信号
に基づいてイニシャルポーズ期間に一定周期のパルスを
出力するリングオシレーター、前記一定周期のパルスを
計数して前記リングオシレーターの動作期間を制御する
カウンタ、及び前記一定周期のパルスと外部／ＲＡＳ信
号の論理和をとり前記内部回路に送る論理和手段を備え
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075588A JPH06290586A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075588A JPH06290586A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290586A true JPH06290586A (ja) | 1994-10-18 |
Family
ID=13580517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075588A Pending JPH06290586A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290586A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075747A (en) * | 1998-06-29 | 2000-06-13 | Hyundai Electronics Industries Co., Ltd. | Method of controlling a row address strobe path |
| US6417704B1 (en) | 1998-12-11 | 2002-07-09 | Nec Corporation | Power-on circuit and resetting method |
| US6950370B2 (en) | 2003-04-30 | 2005-09-27 | Hynix Semiconductor Inc. | Synchronous memory device for preventing erroneous operation due to DQS ripple |
-
1993
- 1993-04-01 JP JP5075588A patent/JPH06290586A/ja active Pending
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