JPH06291133A - ヘテロ接合バイポーラトランジスタ - Google Patents

ヘテロ接合バイポーラトランジスタ

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JPH06291133A
JPH06291133A JP5077298A JP7729893A JPH06291133A JP H06291133 A JPH06291133 A JP H06291133A JP 5077298 A JP5077298 A JP 5077298A JP 7729893 A JP7729893 A JP 7729893A JP H06291133 A JPH06291133 A JP H06291133A
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Abstract

(57)【要約】 【目的】シリコン・ゲルマニウムをベースとするヘテロ
接合バイポーラトランジスタのベース抵抗を低減し、遮
断周波数および電流増幅率の向上を図る。 【構成】Ｐ型シリコン基板１上にＮ+ 型埋込層２を形成
したのち、Ｎ型コレクタ３を形成する。つぎに素子分離
酸化膜４を形成したのち、Ｎ+ 型コレクタ引上層５を形
成してから酸化膜６、Ｐ+ 型ベースポリシリコン電極７
および窒化膜８を形成する。つぎに窒化膜からなる第１
のサイドウォール９ａを形成する。つぎに中央部の酸化
膜６をウェットエッチングしたのち、Ｐ+ 型シリコン１
０およびＰ+ 型ポリシリコン１１を選択成長する。つぎ
に酸化膜からなる第２のサイドウォール１２を形成して
からＰ+ 型シリコン１０の中央部をエッチングする。つ
ぎにＰ型シリコン・ゲルマニウムからなるＰ型真性ベー
ス１３を形成する。つぎにＮ+ 型エミッタ１４を形成し
たのちＮ+ 型エミッタポリシリコン電極１５を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシリコンとシリコン・ゲ
ルマニウムとからなるヘテロ接合バイポーラトランジス
タおよびその製造方法に関するものである。
【０００２】
【従来の技術】従来、エミッタ領域と外部ベース領域と
を自己整合的に形成することにより、ベース容量を低減
するとともにベース抵抗を低くすることにより、高速化
を達成する自己整合型バイポーラトランジスタの開発が
活発に進められている。
【０００３】近年、エミッタをシリコンで、ベースをシ
リコン・ゲルマニウムで形成したヘテロ接合バイポーラ
トランジスタが報告されている。シリコンに比べバンド
ギャップの狭いシリコン・ゲルマニウムをベースに用い
て、エミッタからベースへのキャリアの注入効率を高め
ている。従来のシリコンベースに比べてベース濃度を１
桁以上高くしても、十分大きい電流増幅率が得られる。
（例えば、Ｅ．Ｆ．Ｃｒａｂｂｅ ｅｔ．ａｌ．，“Ｌ
ｏｗ ｔｅｍｐｅｒａｔｕｒｅ Ｏｐｅｒａｔｉｏｎ
ｏｆ Ｓｉ ａｎｄ ＳｉＧｅ Ｂｉｐｏｌａｒ Ｔｒ
ａｎｓｉｓｔｏｒｓ”，１９９０ ＩＥＤＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．１７〜２０。）この
結果、ベース濃度を高くかつベース幅を薄くすることに
より、十分な耐圧を確保しながら高い高周波特性を実現
することができる。また、ゲルマニウムのプロファイル
に傾斜をつけることによりキャリアのベース走行時間を
短縮した、優れた高周波特性をもつトランジスタが発表
されている。（例えば、Ｇ．Ｌ．Ｐａｔｔｏｎ ｅｔ．
ａｌ．，“ＳｉＧｅ−Ｂａｓｅ ＨＥＴＥＲＯＪＵＮＣ
ＴＩＯＮ ＢＩＰＯＬＡＲ ＴＲＡＮＳＩＳＴＯＲＳ：
ＰＨＹＳＩＣＳ ＡＮＤ ＤＥＳＩＧＮ ＩＳＳＵＥ
Ｓ”，１９９０ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ，ｐｐ．１３〜１６。）また、シリコンホモ接
合トランジスタでは、温度を液体窒素温度付近の低温状
態にすると電流増幅率が室温の約１／１０まで下ってし
まうが、シリコン・ゲルマニウムをベースに用いたヘテ
ロ接合バイポーラトランジスタでは、低温においても高
いエミッタ注入効率を持つので電流増幅率が高く、液体
窒素温度での使用が可能となる。液体窒素温度では配線
抵抗が室温に比べ１／５から１／１０に低下するので、
配線遅延が大幅に改善されるというメリットがある。ヘ
テロ接合バイポーラトランジスタを用いた低温動作ＬＳ
Ｉによって極めて高速な回路動作を実現できる見込があ
る。
【０００４】近年、ベース領域をエピタキシアル成長技
術を用いて形成した自己整合型トランジスタの発表がな
された。第１の例として、Ｅ．Ｇａｎｉｎ ｅｔ ａｌ
“ＥＰＩＴＡＸＩＡＬ−ＢＡＳＥ ＤＯＵＢＬＥ−ＰＯ
ＬＹ ＳＥＬＦ−ＡＬＩＧＮＥＤ ＢＩＰＯＬＡＲ Ｔ
ＯＲＡＮＳＩＳＴＯＲＳ”，１９９０ ＩＥＤＭ Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．６０３〜６０６
の内容について図４（ａ）を参照して説明する。
【０００５】Ｐ型シリコン基板１上の、Ｎ+ 型埋込層２
および素子分離酸化膜４で囲まれたＮ型シリコンからな
るＮ型コレクタ３上にＰ+ 型ベースポリシリコン電極７
および酸化膜６が形成されている。Ｐ+ 型ベースポリシ
リコン電極７および酸化膜６の中央部開口にサイドウォ
ール９が形成され、Ｐ+ 型ベースポリシリコン電極７の
不純物が拡散して形成されたＰ+ 型外部ベース１０ａが
形成されている。サイドウォール９で囲まれたＮ+ 型コ
レクタ３上に低温でエピタキシアル成長されたＰ型真性
ベース１３が形成されている。上にはＮ+ 型エミッタポ
リシリコン電極１５が形成され、Ｎ+ 型エミッタポリシ
リコン電極１３の不純物が拡散して形成されたＮ+ 型エ
ミッタ１４が形成されている。
【０００６】この構造ではＰ+ 型外部ベース１０ａの寸
法は、素子分離酸化膜４とＰ+ 型ベースポリシリコン電
極７および絶縁膜６中央開口との位置関係によって決ま
る。
【０００７】開口を形成するレジスト工程では、目合わ
せマージンが必要なので、Ｐ+ 型ベースポリシリコン電
極７とＮ型コレクタ３との接触面積は必要以上に大きく
設計しなければならない。そうしないと目ずれが生じた
とき片側のベース抵抗が異常に増大してトランジスタ特
性を劣化させるからである。このため、ベース面積が必
要以上に大きくなってベース容量が増大し、高速化を妨
げる要因となる。
【０００８】第２の例として同書ＩＥＤＭ９０、ｐｐ．
６０３〜６０６のもう一つの構造について図４（ｂ）を
参照して説明する。
【０００９】素子分離酸化膜４で囲まれたＮ型エピタキ
シアル層からなるＮ型コレクタ３上のＰ+ 型ベースポリ
シリコン電極７および絶縁膜６の中央に開口を形成す
る。つぎに低温エピタキシアル成長技術によってＮ型コ
レクタ３上に真性ベース１３を形成する。このときＰ+
型ベースポリシリコン電極７の開口側面にＰ型ポリシリ
コン１１が形成される。さらに酸化膜からなる第２のサ
イドウォール１２を形成する。そのあとＮ+ 型エミッタ
ポリシリコン電極１５を形成したのち熱処理によりＮ+
型エミッタポリシリコン電極１５からの不純物拡散によ
りＮ+ 型エミッタ１４を形成する。
【００１０】第２の例においてもＮ+ 型エミッタ１４を
形成するときの熱処理工程により、Ｐ+ 型ベースポリシ
リコン電極７から不純物が拡散してＰ+ 型外部ベース１
０ａが形成されるので、第１の例と同様にベース容量増
大の問題がある。
【００１１】第３の例としてＦ．Ｓａｔｏ ｅｔ ａｌ
“Ａ ＳＥＬＦ−ＡＬＩＧＮＥＤＳＥＬＥＣＴＩＶＥ
ＭＢＥ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＨＩＧＨ Ｐ
ＥＲＦＯＲＭＡＮＣＥ ＴＲＡＮＳＩＳＴＯＲＳ”ＩＥ
ＤＭ９０、ｐｐ．６０７〜６１０の内容について図４
（ｃ）を参照して説明する。Ｐ型シリコン基板１にＮ+
型埋込層２を形成したのち、エピタキシアル成長したＮ
型コレクタ３上に素子分離酸化膜４を形成してから酸化
膜６、Ｐ+ 型ベースポリシリコン電極７、第１の絶縁膜
６ａを形成する。酸化膜６およびＰ+ 型ベースポリシリ
コン電極７の開口に絶縁膜からなる第１のサイドウォー
ル９ａを形成したのち、等方性エッチングにより酸化膜
６をエッチングする。つぎに選択エピタキシアル技術に
よりＮ型コレクタ３上にＰ型真性ベース１３を形成す
る。このとき成長するＰ型ポリシリコン１１によってＰ
型真性ベース１３とＰ+ 型ベースポリシリコン電極７と
が接続される。つぎに絶縁膜からなる第２のサイドウォ
ール１２を形成する。つぎにＮ+ 型エミッタポリシリコ
ン電極１５を形成したのち熱処理してＮ+ 型エミッタ１
４を形成する。
【００１２】この構造ではＰ+ 型ベースポリシリコン電
極７とＰ型真性ベース１３とがＰ+型ポリシリコン１１
によって接続されているので、第１および第２の例で述
べた目合わせマージンが不要になって、ベース面積を縮
小することができる。
【００１３】
【発明が解決しようとする課題】真性ベースとしてシリ
コン層の代りにシリコン・ゲルマニウム層を用いた自己
整合型ヘテロ接合バイポーラトランジスタの問題点につ
いて、図４（ｄ）を参照して説明する。
【００１４】Ｎ+ 型エミッタ１４直下のＰ型シリコン・
ゲルマニウム１３ａからなる真性ベースとＰ+ 型ベース
ポリシリコン電極７との間にはＰ型シリコン・ゲルマニ
ウム１３ａの一部とＰ型ポリシリコン・ゲルマニウム１
０ｂとがある。成長直後の不純物濃度はＮ+ 型エミッタ
１４直下のＰ型シリコン・ゲルマニウムベース１３ａの
不純物濃度と同じである。
【００１５】エミッタ形成工程の熱処理によりＰ+ 型ベ
ースポリシリコン電極７の不純物がＰ型ポリシリコン・
ゲルマニウム１０ｂに拡散して低抵抗になる。一方、そ
の下のＰ型シリコン・ゲルマニウムベース１３ａまでは
不純物が拡散しないので抵抗値は変らない。
【００１６】Ｎ+ 型エミッタポリシリコン電極１５を形
成する前に熱処理をして、Ｐ+ 型ベースポリシリコン電
極７の不純物をＰ型シリコン・ゲルマニウムベース１３
ａに拡散して低抵抗化することが考えられる。このとき
Ｐ型シリコン・ゲルマニウム１３ａの不純物プロファイ
ルが変わってトランジスタ特性が劣化する。またＮ型コ
レクタ３とＰ型ポリシリコン・ゲルマニウム１３ａとの
間に結晶欠陥が発生してコレクタ・ベース間にリーク電
流が生じる。
【００１７】ランプアニール技術を用いてＰ型ポリシリ
コン・ゲルマニウム１０ｂおよびＰ型シリコン・ゲルマ
ニウム１３ａを高濃度化しても電流増幅率や遮断周波数
が低下する。
【００１８】一般に半導体結晶の不純物濃度が高くなる
とバンドギャップナローイングが生じる。Ｐ型ポリシリ
コン・ゲルマニウム１０ｂおよびＰ型シリコン・ゲルマ
ニウムベース１３ａを高濃度化すると、Ｎ+ 型エミッタ
１４直下のＰ型シリコン・ゲルマニウムベース１３ａよ
りもバンドギャップが小さくなる。
【００１９】こうなるとＮ+ 型エミッタ１４周辺部を流
れる電流の大部分が、高濃度化したＰ型シリコン・ゲル
マニウムベース１３ａ周辺部を通ってＰ+ 型ベースポリ
シリコン電極７に流れ込んだり、Ｎ型コレクタ３に流れ
込む。バンドギャップの狭い外部ベースの方が注入効率
が高いからである。
【００２０】その結果、電流増幅率が低下する。電流が
ベース層を遠回りするので遮断周波数も低下してしま
う。特に大電流動作で電流がエミッタの周辺部に集中す
る現象（エミッタクラウディング効果）が生じて、いっ
そうエミッタの周辺部に流れ込んで電流増幅率および遮
断周波数が低下する。
【００２１】図４（ａ）および（ｂ）のＰ型真性ベース
１３のＰ型シリコンの代りにＰ型シリコン・ゲルマニウ
ムを用いてヘテロ接合バイポーラトランジスタを形成し
ても、ベース容量が増大するので高速化が困難である。
【００２２】
【課題を解決するための手段】本発明のヘテロ接合バイ
ポーラトランジスタは、半導体基板の一主面上に一導電
型シリコンなるコレクタ層が形成され、前記コレクタ層
上に逆導電型シリコン・ゲルマニウムからなる真性ベー
ス層と逆導電型シリコンからなる外部ベース層とが互に
接して形成され、前記真性ベース層上に一導電型シリコ
ンからなるエミッタ層が形成されたものである。
【００２３】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）および図２（ａ）〜（ｄ）を参照して工程順に
説明する。
【００２４】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１上にＮ+ 型埋込層２を形成したのち、Ｎ型
シリコンエピタキシアル層からなるＮ型コレクタ３を形
成する。つぎに選択酸化法により素子分離酸化膜４を形
成したのち、レジスト（図示せず）をマスクとしてイオ
ン注入してＮ+ 型コレクタ引上層５を形成してからレジ
ストを除去する。つぎに厚さ８０〜１６０ｎｍの酸化膜
６、厚さ１００〜３００ｎｍのＰ+ 型ポリシリコンおよ
び厚さ１００〜３００ｎｍの窒化膜８を成長する。つぎ
にレジスト（図示せず）をマスクとしてドライエッチン
グすることにより、窒化膜８およびＰ+ 型ポリシリコン
をパターニングして、Ｐ+ 型ベースポリシリコン電極７
を形成したのちレジストを除去する。このとき、窒化膜
８およびＰ+ 型ベースポリシリコン電極７の中央に開口
が形成される。
【００２５】つぎに図１（ｂ）に示すように、全面に窒
化膜を成長したのち異方性ドライエッチングを行なっ
て、Ｐ+ 型ベースポリシリコン電極７の外周および開口
側面に厚さ５０〜２００ｎｍの第１のサイドウォール９
ａを形成する。
【００２６】つぎに図１（ｃ）に示すように、等方性の
ウェットエッチングを行なって酸化膜６を除去して、開
口端から奥行き１００〜４００ｎｍの空洞を形成する。
この空洞部の奥行きは酸化膜６のエッチングレートおよ
びエッチング時間により制御することができ、どの方向
にも同じ寸法となる。
【００２７】つぎに図１（ｄ）に示すように、選択エピ
タキシャル成長技術により、酸化膜６を除去して露出し
たＮ型コレクタ３表面に選択的に不純物濃度１×１０19
〜１×１０20ｃｍ-3のＰ+ 型シリコン１０を形成する。
Ｐ+ 型シリコン１０の厚さは酸化膜６の厚さの１／３〜
２／３である３０〜１００ｎｍとした。このときＰ+型
ベースポリシリコン電極７が露出している底面にはＰ+
型ポリシリコン１１が成長してＰ+ 型シリコン１０とつ
ながって、Ｐ+ 型ベースポリシリコン電極７とＰ+ 型シ
リコン１０とが接続する。
【００２８】つぎに図２（ａ）に示すように、厚さ５０
〜２００ｎｍの酸化膜を成長したのち異方性ドライエッ
チングにより第１のサイドウォール９ａおよびＰ+ 型ポ
リシリコン１１の側面に第２のサイドウォール１２を形
成する。
【００２９】つぎに図２（ｂ）に示すように、Ｎ型シリ
コンであるＮ型コレクタ３に対して充分に高い選択比
で、第２のサイドウォール１２をマスクとしてＰ+ 型シ
リコン１０をエッチングする。残ったＰ+ 型シリコン１
０は外部ベースとなる。つぎにＰ+ 型シリコン１０を除
去して露出したＮ型コレクタ３表面に、選択エピタキシ
アル技術により不純物濃度１×１０18〜３×１０19ｃｍ
-3、厚さ２０〜８０ｎｍのＰ型シリコン・ゲルマニウム
からなるＰ型真性ベース１３を形成する。このとき、Ｐ
型真性ベース１３が側面でＰ+ 型シリコン１０からなる
外部ベースとつながる。このＰ型真性ベース１３のゲル
マニウム含有率は５〜３０％である。
【００３０】つぎに図２（ｃ）に示すように、選択エピ
タキシアル成長技術によりＰ型真性ベース１３上にＮ+
型シリコンからなるＮ+ 型エミッタ１４を形成する。
【００３１】つぎに図２（ｄ）に示すように、Ｎ+ 型エ
ミッタポリシリコン電極１５を形成する。
【００３２】図２（ｄ）では外部ベースとなるＰ+ 型シ
リコン１０とＰ型真性ベース１３の膜厚はほぼ等しい。
【００３３】つぎに本発明の第２の実施例について、図
３（ａ）を参照して説明する。
【００３４】本実施例では外部ベースであるＰ+ 型シリ
コン１０に比べて、Ｐ型真性ベース１３が薄くなってい
る。高周波特性を向上させるため、ベース幅をより薄く
しているのである。
【００３５】つぎに本発明の第３の実施例について、図
３（ｂ）を参照して説明する。
【００３６】本実施例ではエミッタが濃度の異なる２つ
の層から構成されている。Ｐ型真性ベース領域１３上に
選択エピタキシャル成長技術により、キャリア濃度３×
１０18〜３×１０19ｃｍ-3、厚さ１０ｎｍ〜５０ｎｍの
Ｎ型シリコンからなるバッファエミッタ１６を形成した
のち、Ｎ+ 型シリコンからなるＮ+ 型エミッタ１４を形
成した。ここでは外部ベースとなるＰ+ 型シリコン１０
とＰ型真性ベース１３とがほぼ等しい膜厚となってい
る。
【００３７】高濃度の外部ベースであるＰ+ 型シリコン
１０とＮ+ 型エミッタ１４とが直接接することがないの
で、エミッタ・ベース間の耐圧を高めることができる。
例えばＮ+ 型エミッタ１４の濃度を１×１０21ｃｍ-3と
し、Ｐ+ 型シリコン１０の濃度を８×１０18ｃｍ-3とす
るとエミッタ・ベース間の耐圧は約２．０Ｖになってし
まう。しかし濃度５×１０18ｃｍ-3のバッファエミッタ
１６を形成することにより、エミッタ・ベース間の耐圧
は約４Ｖに上がる。Ｂｉ−ＣＭＯＳゲート回路におい
て、バイポーラトランジスタが逆バイアスされることが
あるので、エミッタ・ベース間の耐圧は高くした方が信
頼性が向上する。
【００３８】液体窒素温度近くの低温ではＮ+ 型エミッ
タ１４と約１×１０18ｃｍ-3の比較的濃度の高いＰ型真
性ベース１３とが接合を形成すると、エミッタ・ベース
のトンネル電流のためベースリーク電流成分が大きくな
って電流増幅率が低下する。本実施例ではバッファエミ
ッタ１６によってトンネル電流が小さく、液体窒素温度
でもベースリーク電流成分は小さい。また、エミッタ・
ベース間の接合容量も小さくなる。
【００３９】つぎに本発明の第４の実施例について、図
３（ｃ）を参照して説明する。
【００４０】本実施例では外部ベースとなるＰ+ 型シリ
コン１０よりもＰ型真性ベース１３の方が薄くなってい
るが第３の実施例と同様の効果を得ることができる。
【００４１】
【発明の効果】はじめに第１の効果について図２（ｄ）
を参照して説明する。
【００４２】シリコン・ゲルマニウムからなるＰ型真性
ベース１３が外部ベースであるＰ+型シリコン１０に接
続されている。シリコン・ゲルマニウム層のゲルマニウ
ム含有率を１０〜１５％に制御することにより外部ベー
スであるＰ+ 型シリコン１０のバンドギャップナローイ
ング量よりもＰ型真性ベース１３のバンドギャップナロ
ーイング量を大きくすることができる。その結果Ｎ+ 型
エミッタ領域１４からの電子は外部ベースであるＰ+ 型
シリコン１０よりもＰ型真性ベース１３の方に流れ易く
なる。 バンドギャップナローイング量の大きな真性ベ
ース領域１３のほうが注入効率が高いので、外部ベース
であるＰ+ 型シリコン１０に流れる電子が少なくなって
電流増幅率および遮断周波数は低下しない。この効果は
特に液体窒素温度付近の低温状態で著しい。室温に比べ
て低温では、電子はよりバンドギャップナローイング量
の大きいＰ型真性ベース１３に流れ込み易くなるからで
ある。
【００４３】第２の効果は外部ベースであるＰ+ 型シリ
コン１０の形成工程における熱履歴の低減である。従来
例では図４（ｄ）に示すように、外部ベースであるポシ
リコン・ゲルマニウム１０ｂを低抵抗化しようとすると
高温の熱処理が必要となって、真性ベースであるＰ型シ
リコン・ゲルマニウム１３ａの結晶構造および不純物プ
ロファイルに悪影響を与えてしまう。一方、本発明では
図２（ｄ）に示すように、外部ベースであるＰ+ 型シリ
コン１０とＰ型真性ベース領域１３とを別々に成長する
ので、高温の熱処理を行なうことなく高濃度の外部ベー
スであるＰ+ 型シリコン１０を形成することができる。
【００４４】つぎに第３の効果について図２（ｄ）を参
照して説明する。外部ベースであるＰ+ 型シリコン１０
をＮ+ 型エミッタ１４に対してセルフアライン（自己整
合）に形成でき、しかも外部ベース１０の面積を極めて
小さくできることである。そのため極めて高速なバイポ
ーラトランジスタを形成することができる。
【００４５】このように本発明によれば、ベース抵抗が
低く、しかも高電流領域での遮断周波数および電流増幅
率の低下が小さいヘテロ接合バイポーラトランジスタを
形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるヘテロ接合バイポ
ーラトランジスタを工程順に示す断面図である。
【図２】本発明の第１の実施例であるヘテロ接合バイポ
ーラトランジスタを工程順に示す断面図である。
【図３】（ａ）は本発明の第２の実施例を示す断面図で
ある。（ｂ）は本発明の第３の実施例を示す断面図であ
る。（ｃ）は本発明の第４の実施例を示す断面図であ
る。
【図４】（ａ）は従来のヘテロ接合バイポーラトランジ
スタの第１の例を示す断面図である。（ｂ）は従来のヘ
テロ接合バイポーラトランジスタの第２の例を示す断面
図である。（ｃ）は従来のヘテロ接合バイポーラトラン
ジスタの第３の例を示す断面図である。（ｄ）は従来の
ヘテロ接合バイポーラトランジスタの第４の例を示す断
面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ型コレクタ ４ 素子分離酸化膜 ５ Ｎ+ 型コレクタ引上層 ６ 酸化膜 ６ａ 第１の絶縁膜 ７ Ｐ+ 型ベースポリシリコン電極 ８ 窒化膜 ９ サイドウォール ９ａ 第１のサイドウォール １０ Ｐ+ 型シリコン １０ａ Ｐ+ 型外部ベース １０ｂ ポリシリコンゲルマニウム １１ Ｐ型ポリシリコン １２ 第２のサイドウォール １３ Ｐ型真性ベース １３ａ Ｐ型シリコンゲルマニウムベース １４ Ｎ+ 型エミッタ １５ Ｎ+ 型エミッタポリシリコン電極 １６ バッファエミッタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面上に一導電型シリコ
    ンなるコレクタ層が形成され、前記コレクタ層上に逆導
    電型シリコン・ゲルマニウムからなる真性ベース層と逆
    導電型シリコンからなる外部ベース層とが互に接して形
    成され、前記真性ベース層上に一導電型シリコンからな
    るエミッタ層が形成されたヘテロ接合バイポーラトラン
    ジスタ。
  2. 【請求項２】 外部ベース層の不純物濃度が真性ベース
    層の不純物濃度よりも高い請求項１記載のヘテロ接合バ
    イポーラトランジスタ。
  3. 【請求項３】 エミッタ層が下層の低濃度シリコンと上
    層の高濃度シリコンとからなる請求項１および請求項２
    記載のヘテロ接合バイポーラトランジスタ。
  4. 【請求項４】 コレクタ層が一導電型シリコン・ゲルマ
    ニウムからなる請求項１、請求項２および請求項３記載
    のヘテロ接合バイポーラトランジスタ。
  5. 【請求項５】 外部ベース層上に高濃度の逆導電型ポリ
    シリコンからなるベースポリシリコン電極が形成され、
    エミッタ層上に一導電型ポリシリコンからなるエミッタ
    ポリシリコン電極が形成され、前記ベースポリシリコン
    電極と前記エミッタポリシリコン電極との隣接部が絶縁
    膜によって分離された請求項１、請求項２および請求項
    ３記載のヘテロ接合バイポーラトランジスタ。
  6. 【請求項６】 半導体基板の一主面上に一導電型シリコ
    ンからなるコレクタ層、第１の絶縁膜、逆導電型ベース
    ポリシリコン電極および第２の絶縁膜が順次堆積され、
    前記第２の絶縁膜および前記ベースポリシリコン電極に
    形成された開口に第３の絶縁膜からなる第１のサイドウ
    ォールが形成され、前記開口底面および周辺の前記第１
    の絶縁膜が除去された前記コレクタ層上に選択的に形成
    された外部ベース層と、前記外部ベース層と前記ベース
    ポリシリコン電極に挟まれて選択的に形成された逆導電
    型の第２のポリシリコン層と、前記第１のサイドウォー
    ルおよび前記第２のポリシリコン層を覆う第４の絶縁膜
    からなる第２のサイドウォールと、前記第２のサイドウ
    ォールをマスクとして前記外部ベース層を除去した前記
    コレクタ層上に選択的に成長した逆導電型の真性ベース
    層と、前記真性ベース層上に形成した一導電型エミッタ
    層とからなるヘテロ接合バイポーラトランジスタ。
  7. 【請求項７】 前記第１の絶縁膜および第４の絶縁膜が
    酸化シリコン膜からなり、第２の絶縁膜および第３の絶
    縁膜が窒化シリコン膜からなる請求項６記載のヘテロ接
    合バイポーラトランジスタ。
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