JPH06291178A

JPH06291178A - 半導体装置の製造方法

Info

Publication number: JPH06291178A
Application number: JP7382293A
Authority: JP
Inventors: Genzo Kadoma; 玄三門間; Yuzo Kataoka; 有三片岡; Seiji Kamei; 誠司亀井; Yasushi Kawakado; 保志川角; Yukihiro Hayakawa; 幸宏早川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 1994-10-18

Abstract

(57)【要約】【目的】１回のエッチング工程で深いトレンチと浅い
トレンチを同時に形成し、１回の堆積工程でそれらのト
レンチを同時に埋込むことにより、分離領域を簡単な工
程で形成し、半導体装置の高集積化および製造歩留りを
向上させる。【構成】半導体基体１０の表面に絶縁膜１３を形成
し、その絶縁膜にそれぞれ幅の異なる複数の開口部を設
け、半導体基体１０をエッチングして開口部の幅に応じ
てそれぞれ異なる深さを有する複数の溝１８，１９を形
成し、さらに複数の溝に誘電体１５を埋込んで絶縁分離
領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子間分離領域の形成方法に関する。

【０００２】

【従来の技術】単一の半導体チップに複数の半導体素子
を形成する場合、各素子形成領域を相互に絶縁する必要
がある。半導体集積回路における素子分離には、大別し
てＰＮ接合によるジャンクション・アイソレーション
と、絶縁物を介在させるダィエレクトリック・アイソレ
ーション（誘電体分離）とがあり、後者には、ＬＯＣＯ
Ｓ法とトレンチ（溝）を用いたアイソレーションとがあ
る。半導体装置の高集積化につれて、誘電体分離が多く
利用されるようになってきた。これまで、半導体表面の
一部を選択的に酸化して分離領域を形成するＬＯＣＯＳ
法が一般的に行なわれてきたが、ＬＯＣＯＳ法では分離
領域端にバーズビークが生じ、また深い素子分離を形成
できないという欠点があり、素子の微細化，高速化を制
限していた。そこでこれらの問題を解決するために近年
トレンチアイソレーション（溝分離）が注目されるよう
になった。

【０００３】図１３にトレンチアイソレーションを用い
たバイポーラトランジスタの断面図を示す。図示のバイ
ポーラトランジスタは通常以下の工程により作製され
る。すなわち、Ｐ型基板１０にＮ⁺ 埋込み層１１を形成
した後、Ｎ^- エピタキシャル層１２を形成する。その後
コレクタ周辺にＰ型基板まで達する深いトレンチアイソ
レーション２２を形成する。そしてコレクタ抵抗を下げ
るためのＮ⁺ 不純物層３８を形成する。その後ベースと
コレクタを分離するためＬＯＣＯＳ法によって選択酸化
領域を形成し、さらにベース２６，エミッタ層３６を形
成してバイポーラトランジスタを形成する。図１３のト
ランジスタはコレクタ周辺の他の素子と分離する領域に
トレンチアイソレーションを設けることにより隣接する
素子との距離を短かくできるので、微細化が可能とな
る。またＮ⁺ 埋込み層より深くトレンチアイソレーショ
ンを設けることにより、寄生素子の発生を抑えることが
でき、トランジスタの高速化が可能となる。

【０００４】バイポーラトランジスタにおいては隣接素
子との分離距離を短かくしかつ寄生素子の発生を抑える
ため、Ｐ型基板まで届く深いアイソレーションと、ベー
スとコレクタ間を分離しかつエピタキシャル層が連続す
る浅いアイソレーションが必要である。

【０００５】しかしながら上記従来例では、ベース，コ
レクタ間の素子分離をＬＯＣＯＳ分離法による酸化膜３
１で行なっている。そのため、ＬＯＣＯＳ分離法に伴う
前述したバーズビークの発生のために、コレクタとベー
ス間の分離幅は１．５〜２．０μｍ程度が限度であり、
単体素子の微細化を制限していた。またＬＯＣＯＳ分離
法はバーズビーク下で結晶欠陥が発生するという欠点が
あった。

【０００６】このような、トレンチアイソレーションと
ＬＯＣＯＳ法との併用に伴う欠点を解決するために、例
えば、米国特許４，２３６，２９４号、３，７４５，６
４７号、３，９７５，８１８号および３，９７８，５１
５号等に示されている通り、ＮＰＮトランジスタの素子
分離領域をトレンチで形成し、かつ、ベース・コレクタ
間に、新たにサブトレンチ領域を形成する方法が提案さ
れている。

【０００７】図１４はその一例を示すものである。Ｐ^-
基板１０にＮ⁺ 埋込層１１，Ｎエピタキシャル層１２お
よび熱酸化膜層１３を順次形成し、図１４（ａ）に示す
ように、ベース・コレクタ間分離のための、Ｎ⁺ 埋込層
に達する浅いサブトレンチ１８をエッチングによって形
成する。次にサブトレンチ１８をＣＶＤＳｉＯ₂ ２４で
埋込み、図１４（ｂ）に示すように、素子分離のための
Ｐ^- 基板１０に達する深いトレンチ１９をエッチングに
よって形成する。ついで、図１４（ｃ）に示すように、
ベース領域となるＰ層２６、それぞれエミッタ領域およ
びコレクタ領域となるＮ⁺ 層３６，３８を形成し、さら
にＣＶＤＳｉＯ₂ ２４によってそれらの表面を覆うと同
時にトレンチ１９を埋込む。最後に図１４（ｄ）に示す
ように、ベース，エミッタおよびコレクタのそれぞれに
電極３９を形成して、浅いトレンチ分離領域２０および
深いトレンチ分離領域２２を有するＮＰＮトランジスタ
が作製される。

【０００８】しかしながら、上記従来例では、トレンチ
を形成するために２回のパターニングおよびエッチング
を行なわなければならず、次のような欠点があった。

【０００９】（１）同じトレンチのパターニング・エッ
チングを行なうのに、マスクが２枚必要であり、製造コ
ストが上昇する。

【００１０】（２）２回のパターニングを行なうため、
アライメントのずれにより、コレクタ，ベース容量Ｃ_bc
が、変動する。

【００１１】（３）素子分離用のトレンチおよび、サブ
トレンチ形成後、それぞれ、そのトレンチの埋め込み工
程が必要となり製造コストが上昇する。

【００１２】さらに、トレンチ・アイソレーションには
以下に述べるような問題が生ずることがある。すなわ
ち、トレンチ・アイソレーション上面の絶縁膜に生ずる
凹みおよび狭いトレンチ内に生ずる“す”の問題であ
る。

【００１３】図１５は素子間の分離のためのトレンチ・
アイソレーション２２の例を示す。トレンチ内面および
Ｎエピタキシャル層１２の表面に絶縁膜（熱酸化膜）２
１を形成し、トレンチ内に誘電体２４を埋込んだ後、エ
ッチバック法等でトレンチ内に埋込んだ部分以外の誘電
体を除去し、その後さらに絶縁膜２５を堆積させて素子
分離領域を形成したものである。この時トレンチ２２内
に埋込まれた誘電体２４の段差により、絶縁膜２５上に
凹部２７が形成される。

【００１４】凹部２７は激しい段差を生じさせ、特に多
層配線を形成する際に、半導体装置の歩留りを低下させ
る原因となる。

【００１５】また、図１６に示すようにトレンチ内に埋
込まれた誘電体２４の上部に熱酸化法により熱酸化膜２
９を形成しても、段差は残り、配線を形成する際に歩留
りを低下させてしまう。

【００１６】さらに上述した凹部を平坦化しようとする
場合は、ＳＯＧ等の有機絶縁物を塗布したり、埋込み用
誘電体を非常に厚く堆積させるといった手法が用いら
れ、後工程も含めて素子分離領域の形成方法が非常に複
雑になるという欠点があった。

【００１７】また、特に幅の狭いトレンチ・アイソレー
ションでは“す”の発生の問題があった。

【００１８】図１７（ａ）は、図１４に示した浅いトレ
ンチ１８および深いトレンチ１９の内面に厚さ約１００
０Åの熱酸化膜２１を形成し、さらに、減圧ＣＶＤ法に
よってポリシリコン３３を約１０，０００〜１５，００
０Å堆積してトレンチ内を埋めこんだ状態を示す。

【００１９】その後、反応性イオンエッチングにより埋
込み部分以外のポリシリコン３３をエッチングし、常法
を用いて、ベース領域２６，エミッタ領域３６，および
コレクタ領域３８を形成し、酸化膜３７を設けて、図１
７（ｂ）に示すようなトレンチによる素子分離を用いた
バイポーラ型トランジスタが得られる。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来例では、図１６に示すように幅が狭く、浅いトレンチ
を、通常の減圧ＣＶＤによるポリシリコン膜で埋込もう
とするとき、トレンチ内部に「す」３５ができることが
多く、でき上がった半導体装置の信頼性を落としてしま
う。

【００２１】さらに、Ｐ−Ｎ接合分離では、Ｎ型エピタ
キシャル層内のＰ型領域（ＮＰＮトランジスタのベース
あるいはＰＮＰトランジスタのエミッタ，コレクタ）と
Ｐ型分離領域との間での寄生素子（Ｐ−Ｎ−Ｐトランジ
スタ）が動作する可能性があるために、パターン設計時
に十分な間隔を必要とする。これは半導体装置の微細化
にとって大きな障害となる。

【００２２】またトレンチ分離では、分離領域のトレン
チ内に酸化膜あるいは多結晶Ｓｉを埋め込む工程がある
が、トレンチの断面形状の制御が難かしいこと、また、
トレンチ内を均一に埋めきれずに空洞が残ることがある
ために、ウェハーに他の工程で応力がかかった場合に反
りを発生させることがある。

【００２３】本発明は上述した技術課題に鑑みなされた
ものであり、その目的は高集積化に対応可能な素子分離
領域をより簡単に形成し、歩留りを向上させることにあ
る。

【００２４】また、本発明の目的は、１回のエッチング
工程で深いトレンチと浅いトレンチを同時に形成し、１
回の堆積工程でそれらのトレンチを同時に埋込むことの
できる方法を提供することにある。

【００２５】さらに本発明の他の目的はトレンチ分離領
域の表面を平坦に形成する方法を提供することにある。

【００２６】本発明のさらに他の目的はトレンチ分離領
域内を完全に埋めこみ、「す」を発生させない方法を提
供することにある。

【００２７】本発明のさらに他の目的は、トレンチ分離
領域において応力の発生のないトレンチ分離方法を提供
することを目的とする。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置の製造方法は半導体基体の
表面に絶縁膜を形成する工程、該絶縁膜にそれぞれ幅の
異なる複数の開口部を設ける工程、前記半導体基体をエ
ッチングして前記開口部の幅に応じてそれぞれ異なる深
さを有する複数の溝を形成する工程、および該複数の溝
に誘電体を埋込んで絶縁分離領域を形成する工程を有す
ることを特徴とする。

【００２９】さらに、本発明による方法は半導体基体の
表面の第１の領域に該半導体基体と化合物を形成する物
質を導入する工程、該第１の領域および該第１の領域以
外の第２の領域の半導体基体表面を露出し、その他の基
体表面をマスク材で覆う工程、前記半導体基体をエッチ
ングして前記第１の領域に浅い溝、前記第２の領域に深
い溝を形成する工程、および前記浅い溝および深い溝に
誘電体を埋込んで絶縁分離領域を形成する工程を有する
ことを特徴とする。

【００３０】本発明による方法は半導体基体の表面に形
成した絶縁膜に開口部を設ける工程と、前記開口部内に
絶縁膜を形成する工程、前記開口部に誘電体を埋込む工
程、前記誘電体上に不純物層を形成する工程、前記開口
部に埋込まれた以外の前記誘電体を除去する工程、およ
び前記半導体基体を熱酸化し、前記誘電体上部に熱酸化
膜を選択的に形成する工程を有することを特徴とする。

【００３１】本発明による方法は半導体基体にそれぞれ
幅の異なる複数の溝を形成する工程、前記半導体基体表
面に熱酸化膜を形成して幅の狭い前記溝は前記熱酸化膜
で充填し、幅の広い前記溝には未充填部分を残す工程、
および前記未充填部分に誘電体を埋込む工程を有するこ
とを特徴とする。

【００３２】本発明による方法は第一導電型の半導体基
体に第二導電型の埋め込み領域と、第一導電型の埋め込
み領域を形成し、前記半導体基体上に第二導電型のエピ
タキシャル半導体層を形成する工程、前記エピタキシャ
ル層表面から前記第一導電型の埋め込み領域に達する第
一導電型の拡散領域を選択的に形成する工程、前記第一
導電型の拡散領域および前記第一導電型の埋め込み領域
を陽極化成して多孔質化する工程、および前記多孔質領
域を酸化することにより誘電体化して前記第二導電型の
単結晶層側面を誘電体で分離する工程を有することを特
徴とする。

【００３３】

【作用】本発明によれば、トレンチ形成に際し、トレン
チの幅によって形成されるトレンチの深さが異なること
を利用して、素子分離用のトレンチと、サブトレンチを
１回のパターニング，エッチング工程で形成し、かつそ
のトレンチの埋め込みを１回のＣＶＤで行なうため、製
造コストの低減を実現し、かつ、トランジスタの特性安
定性を図ることができる。

【００３４】さらに、本発明によれば、半導体基板内部
に選択的に主半導体形成物質との化合物を形成し、その
後トレンチ形成の基板エッチングを行なう際、主半導体
形成物質と、主半導体形成物質との化合物のエッチング
速度の差を利用することにより１度のエッチング工程で
深さの異なる分離用トレンチを形成することができる。

【００３５】本発明によれば、トレンチ内に埋めこまれ
た誘電体層の表面に不純物を導入し、その不純物による
増速酸化を利用して、トレンチアイソレーション領域の
表面を平坦にできる。

【００３６】さらに、本発明によれば、狭いトレンチを
全て熱酸化によるシリコン酸化膜で埋込むことにより、
トレンチ内部に生じる「す」のような欠陥を無くすこと
ができる。

【００３７】また、本発明によればＮ型エピタキシャル
層に上下両方向からＰ型不純物を拡散させてＰ型の分離
領域を形成し、このＰ型分離領域を表面から陽極化成す
ることによって多孔質化し、多孔質層を酸化することに
よりＮ型エピタキシャル層の側面を誘電体で分離するこ
とによって、良好な分離領域の形成が可能であり、ま
た、分離領域に応力が発生しない。

【００３８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００３９】図１を用いて、本発明の第１の実施例を説
明する。

【００４０】Ｐ型Ｓｉ基板１０に、Ｎ⁺ 埋込み領域１１
を形成し、その上に、Ｎ^- エピタキシャル層１２を形成
する。このとき、Ｎ⁺ 埋込み層１１の形成条件は、Ｎ型
拡散源としてＳｂを使用し、８０〜１００ＫｅＶの加速
電圧でＳｂイオンを注入し、濃度１〜２×１０¹⁵／ｃｍ
³ のＮ⁺ 埋込み層を形成した。さらに、１１００〜１２
００℃で３〜４ｈｒ加熱し、活性化した。次に基板を熱
酸化し、厚さ５０００〜８０００Åの酸化膜１３を形成
した。次に、浅い溝であるサブトレンチ１８と素子分離
用トレンチ１９用のパターンが形成されているマスクを
使用し、レジストパターンを形成する。このとき、サブ
トレンチと素子分離用トレンチのパターンサイズは、サ
ブトレンチ幅＜素子分離用トレンチ幅でなければならな
い。その理由は、図２に示すように、トレンチ幅によ
り、同一エッチング時間でエッチングしたトレンチ深さ
が変わるからである。これは、一般に記述されるエッチ
ングにおけるマイクロローディング効果によるためであ
る。本実施例では、サブトレンチ幅＝０．３μｍ，素子
分離用トレンチ幅＝１．０μｍとした。上記マスクを使
用し、図１（ａ）に示すように、レジストをマスクとし
て、１回のエッチングによって、サブトレンチ１８と素
子分離用トレンチ１９を同時に形成することが可能とな
った。このときのトレンチの深さは、サブトレンチ１８
が、３．５μｍ、素子分離用トレンチ１９の深さは、
６．５μｍであった。エッチングは、ＥＣＲタイプのエ
ッチング装置を用いて行なった。次に、サブトレンチお
よび素子分離用トレンチの内部に厚さ２００〜１０００
Åの熱酸化膜２１を形成した。次に、図１（ｂ）に示す
ように、ポリシリコン膜１７を、ＬＰ−ＣＶＤにより堆
積させた。このときのポリシリコン膜の厚さは、１．０
〜２．０μｍである。次に図１（ｃ）に示すように、ポ
リシリコン膜１７上にレベリング剤が含まれるレジスト
をコートし、ベークしたのち、エッチバックした。エッ
チバックの終点が酸化膜１３に達する直前となるように
エッチバック条件を設定した。次に図１（ｃ）に示す通
り、熱酸化により、基板表面のポリシリコン膜１７を酸
化し、基板表面がすべてＳｉＯ₂ 膜１５でおおわれるよ
うにした。次に、図３に示すようにトランジスタのベー
ス領域２６，エミッタ領域３６，コレクタ領域３８を形
成し、さらに、図３に示すように、各領域にコンタクト
をとるための窓あけを行ない、さらに配線３９を形成し
た。

【００４１】このように、本実施例に示した通り、サブ
トレンチ１８と素子分離用トレンチ１９を同一マスクで
形成し、さらに、両トレンチを同時に埋め込むことが可
能となった。

【００４２】次に本発明の第２の実施例について図４を
参照して説明する。

【００４３】図４（ａ）ないし（ｈ）は本発明による半
導体装置製造方法の第２の実施例を工程順に示す断面図
である。

【００４４】まず、半導体基板４０の表面にレジスト４
１を２〜４μｍの厚さで塗布する（図４（ａ））。半導
体基板４０は、例えば図１に示したＮ⁺ 埋込み層１１，
Ｎエピタキシャル層１２を含むものである。レジスト厚
は後工程でのイオン注入において基板に対するマスク効
果が期待できる厚さが必要である。

【００４５】次に、浅いトレンチを形成する領域に対応
する部分のレジストを選択的に除去して開口部４２を形
成する。その後浅いトレンチ形成箇所の基板内にイオン
注入により不純物を注入する（図４（ｂ））。導入不純
物は次工程の熱処理でＳｉと反応してシリコン化合物を
形成する不純物、例えば酸素，窒素等である。例えば酸
素をイオン注入し次工程の熱処理で６０００Åのシリコ
ン酸化物を基板内に設ける場合、Ｏ⁺ イオン注入の全ド
ーズ量は２．７６×１０¹⁸／ｃｍ² である。実際にイオ
ン注入を行なう際、酸化膜形成後の周辺のＳｉの結晶欠
陥を防止するため、複数回に分けてイオン注入を行なう
ことが望ましい。今回の実験では、イオン注入を３回に
分け、各々の条件はドーズ量／加速電圧＝９．２×１０
¹⁷／２２０ＫｅＶ，９．２×１０¹⁷／１７０ＫｅＶ，
９．２×１０¹⁷／１３０ＫｅＶで行なった。

【００４６】次に、イオン注入を行なった不純物を活性
化するために、レジストを全面除去した後に不活性ガス
雰囲気において熱処理を行なう。例えば前述した酸素イ
オン注入の際、Ｎ₂ 雰囲気で１１５０〜１３５０℃，６
〜１０ｈｏｕｒｓ熱処理して酸素の活性化を行ない、半
導体基板内部にＳｉＯ₂ 層４３を選択的に形成する（図
４（ｃ））。

【００４７】その後、再び基板表面にレジスト４４を全
面に塗布して浅いトレンチ，深いトレンチ各々の形成領
域のレジストを選択的に除去して開口部４２，４５を形
成する（図４（ｄ））。

【００４８】残留したレジスト４４をマスク材として異
方性エッチングによってトレンチ４６，４７を形成する
（図４（ｅ））。例えば埋め込み物質４３が酸化物の場
合、ＥＣＲプラズマによりＣｌ₂ ，ＳＦ₆ ，ＣＨ₂ Ｆ₂
のガスを用いてエッチングした場合、Ｓｉのエッチング
速度は約１μｍ／ｍｉｎであるのに対しＳｉＯ₂ のエッ
チング速度はＳｉのそれより約１／７遅く０．１４μｍ
／ｍｉｎである。このエッチング速度の差によって、同
一のエッチングにおいて、ＳｉＯ₂ ４３が０．６μｍエ
ッチングされる間にＳｉは４．２μｍエッチングされ、
深いトレンチ４７が形成される。

【００４９】これにより１回のエッチングにより深さの
異なる２種類のトレンチを同時に形成できる。トレンチ
のエッチングは酸化物４３の底面で停止させる必要はな
く、それより深くても浅くてもよい。実施例において
は、酸化物４３下のイオン注入による残留Ｓｉ結晶欠陥
を防止するため、酸化物４３の底面よりさらに０．４μ
ｍエッチングし、浅いトレンチ４６の深さを１μｍ，深
いトレンチ４７の深さを４．６μｍとした。

【００５０】残留レジストを全面除去し、熱酸化により
Ｓｉ表面に厚さ約１０００Åの酸化膜４８を形成する
（図４（ｆ））。

【００５１】ＬＰＣＶＤ法により、誘電体例えばポリシ
リコン４９を堆積し、トレンチ内部を誘電体物質で埋め
込む（図４（ｇ））。

【００５２】最後に、エッチバックして基体表面の誘電
体物質を除去することにより、表面が平坦でかつ深さの
異なるトレンチアイソレーションを形成できた（図４
（ｈ））。

【００５３】次にトレンチ内に埋込んだ誘電体上部を平
坦化する方法の実施例を示す。

【００５４】図５はこの実施例の工程を示す断面図で、
同図において５０は半導体基体（Ｓｉ基板）、５１は絶
縁膜、５２は感光剤で、５３は開口部、５４は絶縁膜、
５５は埋込み用誘電体、５６は不純物、５７は誘電体表
面に拡散した不純物、５８は熱酸化膜である。半導体基
体５０は、図１に示したＮ⁺ 埋込み層およびＮエピタキ
シャル層を含んでもよい。

【００５５】図５の工程について説明する。同図（ａ）
において半導体基体５０上に絶縁膜５１を形成する。

【００５６】この絶縁膜の種類としては熱酸化法やＣＶ
Ｄ法によるＳｉＯ₂ ，ＳｉＮ，ＰＳＧ，ＢＰＳＧ膜が挙
げられ、その膜厚は１０００〜１００００Åである。望
ましくは熱酸化法によるＳｉＯ₂ 膜を８０００Å形成さ
せるのが良い。次にフォトリソグラフィ工程にてパター
ニングを行い、感光剤５２をマスクとして、半導体基体
５０内に溝５３をＲＩＥ法にて形成する。この溝５３の
幅は０．５〜２μｍ，深さは２〜１０μｍで、本実施例
では幅が１．５μｍ，深さは６μｍである（同図
（ｂ））。続いてマスクとして用いた絶縁膜５１および
感光剤５２を除去する（同図（ｃ））。その後再び半導
体基体５０および溝５３全体を覆うように絶縁膜５４を
形成する。ここで用いる絶縁膜としては熱酸化法やＣＶ
Ｄ法によるＳｉＯ₂ ，ＳｉＮ等が挙げられ、その膜厚は
５００〜３０００Åであるが、本実施例では熱酸化法に
よるＳｉＯ₂ 膜を１０００Å形成している（同図
（ｄ））。

【００５７】次に溝５３を空隙が無いように誘電体５５
で埋込む。この誘電体は熱酸化法やＣＶＤ法によるＳｉ
Ｏ₂ ，ＰＳＧ，ＢＰＳＧ，多結晶Ｓｉ等が挙げられ、そ
の膜厚は０．３〜１．５μｍであり、本実施例ではＣＶ
Ｄ法による多結晶Ｓｉを８８００Å堆積させている（同
図（ｅ））。次に半導体基体５０上に堆積させた誘電体
５５上に不純物５６を導入する（同図（ｆ））。ここで
導入する不純物はＡｓ，Ｂ，Ｐ等が用いられ、本実施例
においてはＡｓをイオン注入法により、注入量が１×１
０¹⁶ｃｍ^-2、加速エネルギーを４０ＫｅＶの条件を用い
た。引続いて誘電体５５の表面に導入した不純物５６を
ある程度の深さまで拡散させ、所望の抵抗値を得るため
に熱処理を加える。この熱処理により拡散した不純物が
同図（ｇ）の５７である。ここで用いる熱処理はＮ₂ 雰
囲気で、電気炉の場合９５０℃〜１０５０℃，処理時間
は５〜６０ｍｉｎとなり、ＲＴＡ等の装置の場合は温度
１０００℃〜１１００℃，処理時間は５〜６０ｓｅｃと
なる。本実施例においては電気炉を用いて温度１０００
℃，処理時間を２０ｍｉｎとし、誘電体５５表面近傍全
体に不純物５７を拡散させている。次にフォトリソグラ
フィ工程においてエッチバック法等によって溝５３内に
埋込まれた不純物層５７を表面近傍に持つ誘電体５５だ
けを残し、絶縁膜５４を含む半導体５０上にある誘電体
５５を除去する（同図（ｈ））。次に熱酸化法により半
導体基体５０全体に熱酸化膜を形成する。この熱酸化に
より溝５３内に埋込まれた誘電体５５の表面近傍の不純
物層５７のみが選択的に増速酸化され、熱酸化膜１０９
を形成する（同図（ｉ））。ここで用いる熱酸化の条件
としては、９５０℃〜１０５０℃，パイロジェニック法
による酸化時間は１０〜６０ｍｉｎで、本実施例では１
０００℃，２０′の熱酸化処理を行っている。

【００５８】図６に増速酸化量を示す。この図は、Ｈ₂
およびＯ₂ をそれぞれ６ｌおよび４ｌ／ｓｅｃで流しな
がら１０００℃で酸化させたときの多結晶シリコン層の
酸化膜を示したもので、Ａｓ量が多いと厚い酸化膜が形
成されることがわかる。

【００５９】以上の工程により溝５３内に埋込まれた誘
電体５５の表面のみを選択的に熱酸化することで誘電体
５５の上部にできる凹部を熱酸化膜５８で埋込むことが
でき、平坦化が可能となり、後に金属配線を形成する際
に段差による断線を防ぐと同時に、素子間の電気的な分
離においても優れた特性を得ることができる。

【００６０】本発明による別の実施例としては半導体基
体上に広い面積を持つ電気的な絶縁領域と、深い溝を形
成し、前記溝内に誘電体を埋込んだ電気的絶縁領域を組
合わせて使用する場合、前記溝内に埋込んだ前記誘電体
の上部のみを選択的に熱酸化膜を形成し、前記誘電体上
部を平坦化するものである。

【００６１】図７は本発明による別の実施例の工程を示
す図で、５９はフィールド酸化膜と呼ばれる絶縁膜であ
る。

【００６２】図７（ａ）において半導体基体５０上に絶
縁膜５９を選択的に形成する。形成方法は通常のＬＯＣ
ＯＳ酸化法にて形成し、酸化膜厚は３０００〜１０００
０Åであり、本実施例では８０００Åの熱酸化膜を形成
した。次にフォトリソグラフィ工程にてレジスト等の感
光剤５２を塗布してパターニングを行い、感光剤５２を
マスクとして絶縁膜５９をエッチングし、溝５３Ａを形
成する（同図（ｂ））。引続いてＲＩＥ法等にて半導体
基体５０を、感光剤５２および絶縁膜５９をマスクとし
て用いながらエッチングを行い、溝５３Ｂを形成する。
この時絶縁膜５９の上部を１０００〜３０００Å程度エ
ッチングする（同図（ｃ））。この溝５３Ｂの幅は０．
８〜２μｍ，深さが３〜９μｍで、本実施例では幅１μ
ｍ，深さを６μｍとしている。次に半導体基体５０上お
よび溝５３Ｂの全面を覆うように絶縁膜５４を形成す
る。この絶縁膜５４の形成方法としては熱酸化法やＣＶ
Ｄ法によるＳｉＯ₂ ，ＳｉＮ，ＮＳＧ等が挙げられ、膜
厚は５００〜３０００Åの範囲を持つ。本実施例では熱
酸化法によるＳｉＯ₂ を１０００Å形成している（同図
（ｄ））。

【００６３】次に溝部５３Ｂを空隙の無いように誘電体
５５を埋込む。この誘電体は熱酸化法やＣＶＤ法による
ＳｉＯ₂ ，ＰＳＧ，ＢＰＳＧ，多結晶Ｓｉ等が挙げら
れ、その膜厚は０．３〜１．５μｍであり、本実施例で
はＣＶＤ法による多結晶Ｓｉを８０００Å堆積させてい
る（同図（ｅ））。次に半導体基体５０上に堆積させた
誘電体５５上に不純物５６を導入する（同図（ｆ））。
ここで導入する不純物はＡｓ，Ｂ，Ｐ等が用いられ、本
実施例においてはＡｓをイオン注入法により、注入量が
１×１０¹⁶ｃｍ^-2，加速エネルギーを４０ＫｅＶの条件
を用いた。引続き誘電体５５上に導入した不純物５６を
ある程度の深さまで拡散させ、所望の抵抗値を得るため
に熱処理を加える。この熱処理により拡散した不純物層
が同図（ｇ）の５７である。ここで用いる熱処理はＮ₂
雰囲気で、電気炉の場合９５０℃〜１０５０℃、処理時
間は５〜６０ｍｉｎとなり、ＲＴＡ等の装置の場合は温
度１０００℃〜１１００℃、処理時間は５〜６０ｓｅｃ
となる。本実施例においては電気炉を用いて温度１００
０℃で処理時間を２０ｓｅｃとし、誘電体５５の表面近
傍全体に不純物５７を拡散させている。次にフォトリソ
グラフィ工程にてエッチバック法等にて溝部５３Ｂ内に
埋込まれた不純物層５７を表面近傍に持つ誘電体５５だ
けを残し、他の部分の誘電体５５を除去する（同図
（ｈ））。次に熱酸化法により半導体基体５０全体に熱
酸化膜を形成する。この熱酸化により溝５３Ｂ内に埋込
まれた誘電体５５の表面近傍の不純物層５７のみが選択
的に増速酸化され、熱酸化膜５８を形成する（同図
（ｉ））。ここで用いる熱酸化の条件としては９５０℃
〜１０５０℃、パイロジェニック法による酸化時間は１
０〜６０ｍｉｎで、本実施例では１０００℃，２０ｍｉ
ｎの熱酸化処理を行っている。

【００６４】以上の工程開口部５３Ｂ内に埋込まれた誘
電体５５の表面のみを選択的に熱酸化することで誘電体
５５の上部にできる凹部を熱酸化膜５８で埋込むことが
でき、かつ絶縁膜５１の上部をエッチングすることによ
り平坦化が可能となり、後に金属配線を形成する際段差
による断線を防ぐと同時に、広い面積を必要とする素子
間の電気的な分離においても優れた特性を得ることがで
きる。

【００６５】図８（ａ）〜（ｅ）は本発明の第３の実施
例の工程を説明するための断面図である。

【００６６】まず、図８（ａ）に示すように、シリコン
基板６０上に、熱酸化膜６１を形成する。基体６０は、
例えば図１に示したようにＮ⁺ 埋込み層，Ｎエピタキシ
ャル層を含んでもよい。このとき熱酸化膜６１の膜厚
は、約３００Åである。更にその上部に、減圧ＣＶＤ法
を用いて厚さ約１３００Åのシリコン窒化膜６２を堆積
する。

【００６７】次に、被着し、かつパターニングしたレジ
スト膜（図示せず）をマスク材として、開口幅の違う窓
を形成する。このとき、例えば幅の狭い窓は幅が約０．
５μｍ、幅の広い窓はその幅が約１．５μｍである。

【００６８】上述したマスク材を用いて、異方性エッチ
ングを行い図８（ｂ）に示すように、シリコン基板６０
に、幅約０．５μｍのトレンチ６３と、幅約１．５μｍ
のトレンチ６４が形成される。

【００６９】このとき、トレンチ６４の深さを４μｍに
する条件でエッチングを行うと、トレンチ６３は、その
間口が狭いため、エッチングによる生成物の放出が速や
かに行われず、エッチャントの侵入も妨害され、その深
さが、トレンチ６４と比較して浅くなり、約２μｍにな
る。

【００７０】次に、図８（ｃ）に示すように、シリコン
窒化膜６２を耐酸化マスクとして用い溝の内壁のシリコ
ン基板が露出した部分を熱酸化して熱酸化膜６５を形成
する。

【００７１】熱酸化はウェット酸化，ドライ酸化のいず
れでもよいが、酸化の開始から途中まではウェット酸
化、以後ドライ酸化すると良い。

【００７２】このとき、厚さ約５５００Åの酸化膜を形
成することにより、図に示すとおり、トレンチ６３は、
熱酸化膜によって完全に埋め込まれることになり、一
方、トレンチ６４は、溝の内壁がシリコンの熱酸化膜に
覆われた溝６６を有する構造になる。

【００７３】続いて、シリコン窒化膜６２を熱リン酸を
用いて剥離した後、溝６６を埋め込むために、減圧ＣＶ
Ｄ法により、図８（ｄ）に示すように、多結晶シリコン
膜６７を約８，０００Å〜１２，０００Å堆積する。さ
らに、反応性イオンエッチングによって異方性エッチン
グを施すことにより、図８（ｅ）に示すように表面の多
結晶シリコン６７を除去する。この段階では、深さと幅
の各々異なった２種類のトレンチが完全に埋め込まれ、
深さの異なる２種類の素子分離構造６８および６９が形
成される。

【００７４】図９（ａ）〜（ｄ）は、本発明の他の実施
例の工程を説明するための断面図であり、以下、これら
の図を参照しながら説明する。

【００７５】図９（ａ）に示すように、Ｐ型シリコン基
板７０に、イオン注入法によりＮ⁺埋込み領域７１を設
ける。その後Ｎ型のエピタキシャル層７２を減圧ＣＶＤ
法によって堆積し、表層に薄いシリコン熱酸化膜７３を
約３００Åの膜厚に形成する。その後減圧ＣＶＤ法によ
ってシリコン窒化膜７４を、約１３００Åの厚さに堆積
する。

【００７６】ここで、シリコン熱酸化膜７３は、シリコ
ン窒化膜による応力を緩和し、後に行う選択酸化におけ
る形状不良を改善するものであり、シリコン窒化膜７４
は、選択酸化の際の耐酸化マスク材である。

【００７７】次に被着したレジスト膜（図示せず）をマ
スク材として、その所定の位置に窓を設置し、ＳＦ₆ ，
ＣＨ₂ Ｆ₂ ，Ｃｌ₂ 等のガスを用いた反応性イオンエッ
チングにより、素子分離がなされるトレンチ７５および
７６を形成する。

【００７８】このときトレンチ７５の幅は、約１．５μ
ｍであり、トレンチ７６の幅は約０．５μｍである。ト
レンチ７５の深さが４μｍになるエッチング時間では、
同時にエッチングを行っても間口の狭いトレンチ７６の
深さは、約２μｍとトレンチ７５よりも浅くなる。

【００７９】その後、トレンチ分離溝７５の分離機能を
より確実なものにするため、トレンチ分離溝底部にイオ
ン注入法等の技法でＰ⁺ アイソレーション領域となるＰ
型拡散領域７７を形成する。

【００８０】続いて図９（ｂ）に示すように、トレンチ
７５および７６の内部のシリコンの露出した部分の選択
酸化を行う。この場合、その酸化膜７８の厚さが約６０
００Åであれば図に示すようにトレンチ７５は内壁が酸
化膜で覆われ、トレンチ７６は熱酸化膜によって完全に
埋込まれる。

【００８１】次に、図９（ｃ）に示すように、後工程等
での熱処理による歪みを抑えるため残っている溝７９を
減圧ＣＶＤ法によるポリシリコン６７等で埋込む。この
場合、溝７９は、開口部の幅が約０．８μｍであり、減
圧ＣＶＤ法によって不良無く十分に埋込むことが可能で
ある。

【００８２】その後、反応性イオンエッチングにより、
ポリシリコン６９の異方性エッチングを行うことによ
り、トレンチ分離部の上層を図８（ｅ）に示したように
平坦にする。

【００８３】しかる後に、コレクタのコンタクトのため
のＮ⁺ 領域３８、および真性ベース領域２６，エミッタ
領域３６をイオン注入法を用いた常法で形成することに
よって、トレンチおよび変形ＬＯＣＯＳによって素子分
離がなされた、図９（ｄ）に示すバイポーラ型トランジ
スタが得られる。

【００８４】図１０〜１２を参照して、本発明のさらに
他の実施例について説明する。

【００８５】図１０（ａ）に示すように０．５〜２０Ω
ｃｍの比抵抗、望ましくは１０〜２０Ωｃｍの単結晶シ
リコン基板８０にＮ型の不純物（例えばＡｓ，Ｓｂ，
Ｐ）を１×１０¹⁸〜１×１０²⁰ｃｍ^-3ドープしたＮ⁺ 型
の埋め込み領域８１と、Ｐ型の不純物（例えばＢ）を５
×１０¹⁶〜５×１０¹⁹ｃｍ^-3ドープしたＰ型の埋め込み
領域８２を形成する。

【００８６】次にＳｉ基板８０上にＳｉＨ₂ Ｃｌ₂ とＰ
Ｈ₃ を用いて比抵抗０．１〜２０ΩｃｍのＮ型のエピタ
キシャル層８３を厚さ１μｍ〜１０μｍに成膜する。

【００８７】次にエピタキシャル層８３上にシリコン窒
化膜８４を５００〜３０００Åの厚さで成膜し、公知の
ホトリソグラフィ技術を用いて、シリコン窒化膜のう
ち、素子分離領域となる位置に開口部８５，８６を形成
して、エピタキシャル層８３を露出させる。

【００８８】次に、図１０（ｂ）に示すように、Ｂをイ
オン注入あるいは拡散法を用いて開口部８５，８６から
エピタキシャル層８３にドープし、活性化することによ
り、Ｐ型の不純物領域８７を埋め込み領域８２に達する
ように形成する。この時の領域８７の不純物濃度は１×
１０¹⁶〜１×１０¹⁹ｃｍ^-3である。

【００８９】次に、図１０（ｃ）に示すように、シリコ
ン窒化膜の開口部８５，８６を通して、Ｐ型不純物領域
８７およびＰ型埋め込み領域８２を陽極化成により、多
孔質Ｓｉ８８に化成する。陽極化成は図１１に示すよう
に、前述した処理が施されたＳｉウエハ９１を陽極、Ｐ
ｔ電極９２を陰極としてＨ₂ Ｏ：Ｃ₂ Ｈ₅ ＣＯＯＨ：Ｈ
Ｆ＝１：１：０．３〜３の溶液９３に侵し、陽−陰極間
に電流を流すことにより実現できる。この陽極化成では
化成電流による電圧降下をＰ−Ｎ接合のｂｕｉｌｔ−ｉ
ｎｐｏｔｅｎｔｉａｌを越えないように化成電流を制
御することによりＰ型領域８７およびＰ型埋込領域８２
を選択的に多孔質Ｓｉに化成することが出来る。具体的
には化成電流を２０ｍＡ／ｃｍ² 以下で行なう。

【００９０】次にＳｉ基板８０を酸化処理することによ
り多孔質領域８８を全てＳｉＯ₂ にして、図１２に示す
ように、分離領域８９を形成する。この時の多孔質領域
の酸化速度は単結晶Ｓｉの約１００倍程度と非常に高
い。またＳｉ＋Ｏ₂ →ＳｉＯ₂の反応による体積の膨張
率は多孔質領域の密度に依存しているため、Ｐ領域の不
純物濃度を前述した濃度に制御することにより多孔質Ｓ
ｉの密度を０．９〜１．６ｇ／ｃｍ³ にして体積膨張率
を０．８５〜１．５にすることが出来る。また酸化処理
の条件と陽極化成の溶液のＨＦ濃度により、ＳｉＯ₂ ８
のエッチングレートをコントロールできるが、１０００
〜１１００℃による酸化を行なうことにより、熱酸化膜
の１〜２倍程度に抑えることができる。

【００９１】次にＳｉＮ膜を熱リン酸により、除去した
後に２００〜１０００Åの熱酸化膜９０を成膜し、以降
Ｎ型エピタキシャル層８２にベース２６，エミッタ３
６，コレクタ３８，抵抗および容量などを作成するプロ
セスを行なうことにより、Ｐ型のＳｉ基板上にＮ型の埋
め込み領域を有するＮ型のエピタキシャル層と、表面か
らＰ型Ｓｉ基板にとどくＳｉＯ₂ 素子分離領域を有する
半導体装置を作成することが出来る。

【００９２】

【発明の効果】以上説明したように本発明によれば、サ
ブトレンチと素子分離用トレンチを、同一マスクで形成
することにより、以下の効果がある。

【００９３】（１）同一マスクで行なうため、サブトレ
ンチと素子分離用トレンチとの距離が一定となり、それ
によりコレクタベース容量Ｃ_bcのトランジスタごとのば
らつきが小さくなる。

【００９４】（２）サブトレンチ，素子分離用トレンチ
を同一マスクを用いて形成し、かつ１工程で埋め込める
ため、製造コストを低下できる。

【００９５】（３）深さの異なるトレンチアイソレーシ
ョンを形成することにより、素子の微細化が実現でき、
ＩＣの高集積化ができる効果がある。

【００９６】さらに、本発明によれば、半導体基体の開
口部に誘電体を埋込み、誘電体表面近傍に不純物層を形
成し、熱酸化処理を行うことにより、開口部に埋込まれ
た誘電体表面近傍の不純物層が増速酸化され、誘電体の
凹部のみが選択的に熱酸化される。従って、（４）誘電体の凹部の不純物層により、自己整合的に熱
酸化膜を用いた平坦化が可能となる。

【００９７】（５）後に金属配線を形成する際において
も下地の優れた平坦性により、段差による金属配線の断
線を防ぎ、信頼性の高い金属配線を形成出来る。

【００９８】（６）素子間の電気的な分離においても優
れた特性を備え、集積度の高い半導体装置の製造が可能
となる。

【００９９】という効果がある。さらに、本発明によれ
ば、幅が狭く、深さが浅い溝と、幅が広く、深さが深い
２種類の溝を１度のエッチングで形成したものの埋込み
を行う際、幅の狭い溝はシリコン熱酸化膜により埋込
み、その後幅の広い溝の埋込まれずに残った部分を減圧
ＣＶＤ法によるポリシリコンによって埋込むことによ
り、（７）幅の狭い溝が完全に埋込まれ「す」などの欠陥が
生じない。

【０１００】（８）幅の狭い溝を埋め込むための熱酸化
であるため酸化膜厚が高々５５００Åであり、溝上部の
バーズビーク等の欠陥が通常のＬＯＣＯＳ法と比較して
小さいため、半導体装置の微細化ができる。

【０１０１】（９）溝を掘った部分の酸化であるため、
酸化後の半導体装置表面が、通常のＬＯＣＯＳによる分
離と比較して平坦化がなされ、後工程での不良減少が成
される。

【０１０２】（１０）通常の基板エッチングを２回に分
けて行う２種類の深さのトレンチアイソレーションによ
るバイポーラ型トランジスタの製造工程と比較してエッ
チングの点と、埋込みの点と２点で工程が簡略化され
る。

【０１０３】（１１）バイポーラ型トランジスタの素子
間の分離方法が深いトレンチによる誘電体分離であるの
でリークの無い確実な素子分離がなされる。

【０１０４】という効果がある。

【０１０５】さらにまた、本発明によればＰ型基板上に
Ｐ型の埋め込み領域を作成し、その上にＮ型のエピタキ
シャル層を成膜し、エピタキシャル層表面からＰ型埋込
み領域にとどくＰ型領域を作成し、これを陽極化成によ
り、多孔質化し、さらに酸化して作成した酸化膜による
素子分離領域を形成するので、従来の素子分離法による
ものに比べて（１２）酸化膜の体積膨張率が小さいために基板に生じ
る応力を最小限に抑えることができる。

【０１０６】（１３）酸化による表面の盛り上りも抑え
ることが出来る。

【０１０７】（１４）Ｐ−Ｎ接合に比べて、寄生素子の
動作を防ぐためのパターンマージンが不要なため、素子
を微細化することが出来る。

【０１０８】という効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の工程を示す断面図である。

【図２】エッチング深さとトレンチ幅の関係を示す線図
である。

【図３】本発明によって作製された半導体装置の一例の
断面図である。

【図４】本発明の実施例の工程を示す断面図である。

【図５】本発明の実施例の工程を示す断面図である。

【図６】誘電体に不純物層を設け、熱酸化を行った場合
の増速酸化量を示す線図である。

【図７】本発明の実施例の工程を示す断面図である。

【図８】本発明の実施例の工程を示す断面図である。

【図９】本発明の実施例の工程を示す断面図である。

【図１０】本発明の実施例の工程を示す断面図である。

【図１１】陽極化成処理を行う装置の模式図である。

【図１２】本発明によって作製された半導体装置の一例
の断面図である。

【図１３】従来技術によって作製された半導体装置の一
例の断面図である。

【図１４】従来技術を説明する断面図である。

【図１５】従来技術を説明する断面図である。

【図１６】従来技術を説明する断面図である。

【図１７】従来技術を説明する断面図である。

【符号の説明】

１０Ｐ型基板１１Ｎ⁺ 埋込み層１２Ｎエピタキシャル層１３熱酸化膜１８サブトレンチ１９トレンチ２０，２２トレンチ分離領域２１熱酸化膜２４誘電体２５絶縁膜２７凹部２９熱酸化膜３３ポリシリコン３６エミッタ層３８コレクタ層３９電極４０Ｓｉ基板４１，４４レジスト４３ＳｉＯ₂ 層４６，４７トレンチ４８酸化膜４９ポリシリコン５０Ｓｉ基体５１絶縁膜５２感光剤５３，５３Ａ，５３Ｂ開口部５４絶縁膜５５誘電体５６不純物５７不純物層５８熱酸化膜５９フィールド酸化膜６０Ｓｉ基板６１，６５熱酸化膜６２シリコン窒化膜６３，６４トレンチ６７多結晶シリコン６８，６９素子分離構造７０Ｐ型Ｓｉ基板７１Ｎ⁺ 型埋込み領域７２Ｎ型エピタキシャル層７３シリコン熱酸化膜７４シリコン窒化膜７５，７６トレンチ７７Ｐ型拡散領域７８シリコン熱酸化膜８０Ｓｉ基板８１Ｎ⁺ 型埋込み領域８２Ｐ型埋込み領域８３Ｎ型エピタキシャル層８４シリコン窒化膜８５，８６開口部８７Ｐ型不純物領域８８多孔質Ｓｉ８９分離領域９０熱酸化膜９１Ｓｉウエハ９２Ｐｔ電極９３電解液

───────────────────────────────────────────────────── フロントページの続き (72)発明者川角保志東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者早川幸宏東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基体の表面に絶縁膜を形成する工
程、該絶縁膜にそれぞれ幅の異なる複数の開口部を設け
る工程、前記半導体基体をエッチングして前記開口部の
幅に応じてそれぞれ異なる深さを有する複数の溝を形成
する工程、および該複数の溝に誘電体を埋込んで絶縁分
離領域を形成する工程を有することを特徴とする半導体
装置の製造方法。
【請求項２】請求項１に記載の半導体装置の製造方法
において、前記半導体装置がＮＰＮトランジスタである
ことを特徴とする半導体装置の製造方法。
【請求項３】半導体基体の表面の第１の領域に該半導
体基体と化合物を形成する物質を導入する工程、該第１
の領域および該第１の領域以外の第２の領域の半導体基
体表面を露出し、その他の基体表面をマスク材で覆う工
程、前記半導体基体をエッチングして前記第１の領域に
浅い溝、前記第２の領域に深い溝を形成する工程、およ
び前記浅い溝および深い溝に誘電体を埋込んで絶縁分離
領域を形成する工程を有することを特徴とする半導体装
置の製造方法。
【請求項４】半導体基体の表面に形成した絶縁膜に開
口部を設ける工程と、前記開口部内に絶縁膜を形成する
工程、前記開口部に誘電体を埋込む工程、前記誘電体上
に不純物層を形成する工程、前記開口部に埋込まれた以
外の前記誘電体を除去する工程、および前記半導体基体
を熱酸化し、前記誘電体上部に熱酸化膜を選択的に形成
する工程を有することを特徴とする半導体装置の製造方
法。
【請求項５】請求項４に記載の半導体装置の製造方法
において、前記開口部内に埋込まれた前記誘電体が多結
晶Ｓｉであることを特徴とする半導体装置の製造方法。
【請求項６】請求項４に記載の半導体装置の製造方法
において、前記誘電体表面に形成する前記不純物層に用
いる不純物がヒ素であることを特徴とする半導体装置の
製造方法。
【請求項７】請求項４に記載の半導体装置の製造方法
において、前記誘電体表面のみに形成される熱酸化膜が
前記不純物層により増速酸化されていることを特徴とす
る半導体装置の製造方法。
【請求項８】半導体基体にそれぞれ幅の異なる複数の
溝を形成する工程、前記半導体基体表面に熱酸化膜を形
成して幅の狭い前記溝は前記熱酸化膜で充填し、幅の広
い前記溝には未充填部分を残す工程、および前記未充填
部分に誘電体を埋込む工程を有することを特徴とする半
導体装置の製造方法。
【請求項９】請求項８に記載の半導体材料の製造方法
において、前記半導体基体がシリコン基体であり、前記
熱酸化膜がシリコン熱酸化膜であることを特徴とする半
導体装置の製造方法。
【請求項１０】請求項８に記載の半導体装置の製造方
法において、前記誘電体が減圧ＣＶＤ法によるポリシリ
コンであることを特徴とする半導体装置の製造方法。
【請求項１１】請求項８に記載の半導体装置の製造方
法において、前記熱酸化膜を減圧での乾式酸化によって
形成することを特徴とする半導体装置の製造方法。
【請求項１２】請求項８に記載の半導体装置の製造方
法において、前記熱酸化膜を酸化開始から途中までは湿
式酸化で行い途中から減圧下での乾式酸化で行うことを
特徴とする半導体装置の製造方法。
【請求項１３】請求項８に記載の半導体装置の製造方
法において、前記幅の狭い溝が幅０．３〜０．５μｍ、
深さが１．５〜３μｍであり、前記幅の広い溝が幅１μ
ｍ〜２μｍであり、熱酸化の膜厚が狭い溝の幅の１〜
１．５倍であることを特徴とする半導体装置の製造方
法。
【請求項１４】第一導電型の半導体基体に第二導電型
の埋め込み領域と、第一導電型の埋め込み領域を形成
し、前記半導体基体上に第二導電型のエピタキシャル半
導体層を形成する工程、前記エピタキシャル層表面から
前記第一導電型の埋め込み領域に達する第一導電型の拡
散領域を選択的に形成する工程、前記第一導電型の拡散
領域および前記第一導電型の埋め込み領域を陽極化成し
て多孔質化する工程、および前記多孔質領域を酸化する
ことにより誘電体化して前記第二導電型の単結晶層側面
を誘電体で分離する工程を有することを特徴とする半導
体装置の製造方法。
【請求項１５】請求項１４に記載の半導体装置の製造
方法において、前記多孔質領域が多孔質Ｓｉからなるこ
とを特徴とする半導体装置の製造方法。
【請求項１６】請求項１４に記載の半導体装置の製造
方法において、前記多孔質領域の密度を０．９〜１．６
ｇ／ｃｍ³ とすることを特徴とする半導体装置の製造方
法。