JPH06291276A - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- JPH06291276A JPH06291276A JP5100301A JP10030193A JPH06291276A JP H06291276 A JPH06291276 A JP H06291276A JP 5100301 A JP5100301 A JP 5100301A JP 10030193 A JP10030193 A JP 10030193A JP H06291276 A JPH06291276 A JP H06291276A
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- JP
- Japan
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- capacitor
- dielectric film
- film
- electrode
- semiconductor memory
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの平面的な面積の割にメモリセル
容量を大きくして、高集積化を可能にする。 【構成】 キャパシタ２８の下部電極２５とフィールド
領域１６における素子分離用のシールド電極である導電
性薄膜１３との一部同士が誘電体膜３１を介して対向し
ており、誘電体膜３１がキャパシタ２８のキャパシタ誘
電体膜になっている。このため、下部電極２５のうち
で、キャパシタ誘電体膜２６を介して上部電極２７と対
向している面のみならず、誘電体膜３１を介して導電性
薄膜１３と対向している面にも信号電荷が蓄積される。
容量を大きくして、高集積化を可能にする。 【構成】 キャパシタ２８の下部電極２５とフィールド
領域１６における素子分離用のシールド電極である導電
性薄膜１３との一部同士が誘電体膜３１を介して対向し
ており、誘電体膜３１がキャパシタ２８のキャパシタ誘
電体膜になっている。このため、下部電極２５のうち
で、キャパシタ誘電体膜２６を介して上部電極２７と対
向している面のみならず、誘電体膜３１を介して導電性
薄膜１３と対向している面にも信号電荷が蓄積される。
Description
【０００１】
【産業上の利用分野】本発明は、スタックトキャパシタ
型ＤＲＡＭと称されており且つフィールド・シールド分
離構造を有する半導体メモリ及びその製造方法に関する
ものである。
型ＤＲＡＭと称されており且つフィールド・シールド分
離構造を有する半導体メモリ及びその製造方法に関する
ものである。
【０００２】
【従来の技術】図２は、フィールド・シールド分離構造
を有するスタックトキャパシタ型ＤＲＡＭの製造方法の
従来例を示している。この従来例では、図２（ａ）に示
す様に、シリコン基板１１上の全面にシリコン酸化膜１
２と導電性薄膜１３と絶縁膜１４とを順次に形成する。
を有するスタックトキャパシタ型ＤＲＡＭの製造方法の
従来例を示している。この従来例では、図２（ａ）に示
す様に、シリコン基板１１上の全面にシリコン酸化膜１
２と導電性薄膜１３と絶縁膜１４とを順次に形成する。
【０００３】その後、これらの絶縁膜１４と導電性薄膜
１３とシリコン酸化膜１２とのうち素子形成領域１５の
部分を除去してフィールド領域１６の部分のみを残す。
ここまでで、導電性薄膜１３をシールド電極とするフィ
ールド・シールド分離構造ができあがる。
１３とシリコン酸化膜１２とのうち素子形成領域１５の
部分を除去してフィールド領域１６の部分のみを残す。
ここまでで、導電性薄膜１３をシールド電極とするフィ
ールド・シールド分離構造ができあがる。
【０００４】次に、図２（ｂ）に示す様に、素子形成領
域１５の表面にゲート絶縁膜１７を形成し、このゲート
絶縁膜１７及び絶縁膜１４上でゲート電極１８をパター
ニングする。そして、素子形成領域１５のゲート電極１
８の両側にソース・ドレイン２１を形成して、メモリセ
ルを構成するトランジスタ２２を完成させる。その後、
図２（ｃ）に示す様に、全面に絶縁膜２３を堆積させ、
ソース・ドレイン２１の一方に達する開口２４を絶縁膜
２３及びゲート絶縁膜１７に形成する。
域１５の表面にゲート絶縁膜１７を形成し、このゲート
絶縁膜１７及び絶縁膜１４上でゲート電極１８をパター
ニングする。そして、素子形成領域１５のゲート電極１
８の両側にソース・ドレイン２１を形成して、メモリセ
ルを構成するトランジスタ２２を完成させる。その後、
図２（ｃ）に示す様に、全面に絶縁膜２３を堆積させ、
ソース・ドレイン２１の一方に達する開口２４を絶縁膜
２３及びゲート絶縁膜１７に形成する。
【０００５】次に、図２（ｄ）に示す様に、開口２４を
介してソース・ドレイン２１の一方にコンタクトする様
に、キャパシタの下部電極２５をパターニングし、更に
キャパシタ誘電体膜２６と上部電極２７とを形成して、
メモリセルを構成するキャパシタ２８を完成させる。な
お、シールド電極である導電性薄膜１３は、一定の電圧
を印加されて、フィールド領域１６における寄生ＭＯＳ
トランジスタが導通するのを抑制する。
介してソース・ドレイン２１の一方にコンタクトする様
に、キャパシタの下部電極２５をパターニングし、更に
キャパシタ誘電体膜２６と上部電極２７とを形成して、
メモリセルを構成するキャパシタ２８を完成させる。な
お、シールド電極である導電性薄膜１３は、一定の電圧
を印加されて、フィールド領域１６における寄生ＭＯＳ
トランジスタが導通するのを抑制する。
【０００６】
【発明が解決しようとする課題】ところで、以上の様に
して製造した従来例では、図２（ｄ）からも明らかな様
に、シールド電極としての導電性薄膜１３とキャパシタ
２８の下部電極２５との間には、合計の膜厚が２００〜
４００ｎｍ程度の絶縁膜１４、２３が介在している。こ
のため、導電性薄膜１３と下部電極２５との間の電位差
によって生じるキャパシタ２８の容量は殆ど無視できる
程度の値でしかない。
して製造した従来例では、図２（ｄ）からも明らかな様
に、シールド電極としての導電性薄膜１３とキャパシタ
２８の下部電極２５との間には、合計の膜厚が２００〜
４００ｎｍ程度の絶縁膜１４、２３が介在している。こ
のため、導電性薄膜１３と下部電極２５との間の電位差
によって生じるキャパシタ２８の容量は殆ど無視できる
程度の値でしかない。
【０００７】この結果、キャパシタ２８の容量は、下部
電極２５の上面及び側面の面積の和、つまりキャパシタ
誘電体膜２６を介して下部電極２５が上部電極２７と対
向している面積の和で制約される。このため、メモリセ
ル容量を増加させるためにはメモリセルの面積を増加さ
せざるを得ず、上述の従来例では、高集積化が難しかっ
た。
電極２５の上面及び側面の面積の和、つまりキャパシタ
誘電体膜２６を介して下部電極２５が上部電極２７と対
向している面積の和で制約される。このため、メモリセ
ル容量を増加させるためにはメモリセルの面積を増加さ
せざるを得ず、上述の従来例では、高集積化が難しかっ
た。
【０００８】そこで、本発明の目的は、高集積化が可能
な半導体メモリ及びその製造方法を提供することであ
る。
な半導体メモリ及びその製造方法を提供することであ
る。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体メモリは、トランジスタとキャ
パシタとでメモリセルを構成し、フィールド領域のシー
ルド電極によって素子分離が行われている半導体メモリ
において、前記キャパシタの下部電極と前記シールド電
極との一部同士が誘電体膜を介して対向しており、前記
誘電体膜が前記キャパシタのキャパシタ誘電体膜になっ
ている。
ために、本発明の半導体メモリは、トランジスタとキャ
パシタとでメモリセルを構成し、フィールド領域のシー
ルド電極によって素子分離が行われている半導体メモリ
において、前記キャパシタの下部電極と前記シールド電
極との一部同士が誘電体膜を介して対向しており、前記
誘電体膜が前記キャパシタのキャパシタ誘電体膜になっ
ている。
【００１０】なお、前記キャパシタの上部電極と前記シ
ールド電極とが電気的に同電位になっているのが好まし
い。
ールド電極とが電気的に同電位になっているのが好まし
い。
【００１１】また、本発明の半導体メモリの製造方法
は、トランジスタとキャパシタとでメモリセルが構成さ
れており、フィールド領域のシールド電極によって素子
分離が行われている半導体メモリの製造方法において、
前記シールド電極上に誘電体膜を形成する工程と、前記
トランジスタ及び前記誘電体膜を覆う絶縁膜に、前記ト
ランジスタの一方のソース・ドレインに達する第１の開
口と前記誘電体膜の一部を露出させる第２の開口とを同
時に形成する工程と、前記第１及び第２の開口を介して
前記一方のソース・ドレインと前記誘電体膜とにコンタ
クトする様に、前記キャパシタの下部電極を形成する工
程とを有している。
は、トランジスタとキャパシタとでメモリセルが構成さ
れており、フィールド領域のシールド電極によって素子
分離が行われている半導体メモリの製造方法において、
前記シールド電極上に誘電体膜を形成する工程と、前記
トランジスタ及び前記誘電体膜を覆う絶縁膜に、前記ト
ランジスタの一方のソース・ドレインに達する第１の開
口と前記誘電体膜の一部を露出させる第２の開口とを同
時に形成する工程と、前記第１及び第２の開口を介して
前記一方のソース・ドレインと前記誘電体膜とにコンタ
クトする様に、前記キャパシタの下部電極を形成する工
程とを有している。
【００１２】なお、前記キャパシタの上部電極と前記シ
ールド電極とを電気的に接続する工程を更に有するのが
好ましい。
ールド電極とを電気的に接続する工程を更に有するのが
好ましい。
【００１３】
【作用】本発明による半導体メモリでは、メモリセルを
構成するキャパシタの下部電極のうちで、キャパシタ誘
電体膜を介して上部電極と対向している面のみならず、
誘電体膜を介してシールド電極と対向している面にも信
号電荷を蓄積することができるので、メモリセルの平面
的な面積の割にメモリセル容量が大きい。
構成するキャパシタの下部電極のうちで、キャパシタ誘
電体膜を介して上部電極と対向している面のみならず、
誘電体膜を介してシールド電極と対向している面にも信
号電荷を蓄積することができるので、メモリセルの平面
的な面積の割にメモリセル容量が大きい。
【００１４】本発明による半導体メモリの製造方法で
は、トランジスタの一方のソース・ドレインとシールド
電極上の誘電体膜とにキャパシタの下部電極をコンタク
トさせるための第１及び第２の開口を同時に形成してい
るので、従来の方法に比べてシールド電極上に誘電体膜
を形成する工程の追加だけで、本発明による半導体メモ
リを製造することができる。
は、トランジスタの一方のソース・ドレインとシールド
電極上の誘電体膜とにキャパシタの下部電極をコンタク
トさせるための第１及び第２の開口を同時に形成してい
るので、従来の方法に比べてシールド電極上に誘電体膜
を形成する工程の追加だけで、本発明による半導体メモ
リを製造することができる。
【００１５】
【実施例】以下、本発明をスタックトキャパシタ型ＤＲ
ＡＭに適用した一実施例を、図１を参照しながら説明す
る。なお、図１の実施例において、図２に示した従来例
と対応する構成部分には、同一の符号を付した。
ＡＭに適用した一実施例を、図１を参照しながら説明す
る。なお、図１の実施例において、図２に示した従来例
と対応する構成部分には、同一の符号を付した。
【００１６】本実施例では、図１（ａ）に示す様に、シ
リコン基板１１上の全面にシリコン酸化膜１２と導電性
薄膜１３と誘電体膜３１と絶縁膜１４とを順次に形成す
る。導電性薄膜１３としては、膜厚が１００〜２００ｎ
ｍ程度の多結晶シリコン膜やポリサイド膜等を用いる。
また、後述する様に誘電体膜３１もキャパシタ誘電体膜
として機能するので、キャパシタの容量増分を期待する
ことができる様に、この誘電体膜３１としては、膜厚が
５〜１０ｎｍ程度でありＣＶＤで堆積させたシリコン窒
化膜等を用いる。
リコン基板１１上の全面にシリコン酸化膜１２と導電性
薄膜１３と誘電体膜３１と絶縁膜１４とを順次に形成す
る。導電性薄膜１３としては、膜厚が１００〜２００ｎ
ｍ程度の多結晶シリコン膜やポリサイド膜等を用いる。
また、後述する様に誘電体膜３１もキャパシタ誘電体膜
として機能するので、キャパシタの容量増分を期待する
ことができる様に、この誘電体膜３１としては、膜厚が
５〜１０ｎｍ程度でありＣＶＤで堆積させたシリコン窒
化膜等を用いる。
【００１７】その後、絶縁膜１４と誘電体膜３１と導電
性薄膜１３とシリコン酸化膜１２とのうち、素子形成領
域１５の部分をフォトリソグラフィ及びエッチングで除
去してフィールド領域１６の部分のみを残す。ここまで
で、導電性薄膜１３をシールド電極とするフィールド・
シールド分離構造ができあがる。
性薄膜１３とシリコン酸化膜１２とのうち、素子形成領
域１５の部分をフォトリソグラフィ及びエッチングで除
去してフィールド領域１６の部分のみを残す。ここまで
で、導電性薄膜１３をシールド電極とするフィールド・
シールド分離構造ができあがる。
【００１８】次に、図１（ｂ）に示す様に、素子形成領
域１５の表面にゲート絶縁膜１７を形成し、このゲート
絶縁膜１７及び絶縁膜１４上でゲート電極１８をパター
ニングする。そして、素子形成領域１５のゲート電極１
８の両側にソース・ドレイン２１を形成して、メモリセ
ルを構成するトランジスタ２２を完成させる。
域１５の表面にゲート絶縁膜１７を形成し、このゲート
絶縁膜１７及び絶縁膜１４上でゲート電極１８をパター
ニングする。そして、素子形成領域１５のゲート電極１
８の両側にソース・ドレイン２１を形成して、メモリセ
ルを構成するトランジスタ２２を完成させる。
【００１９】次に、図１（ｃ）に示す様に、全面に絶縁
膜２３を堆積させ、ソース・ドレイン２１の一方に達す
る開口２４とゲート電極１８から所定距離だけ離間した
領域で誘電体膜３１の一部を露出させる開口３２とを、
フォトリソグラフィ及びエッチングで絶縁膜２３、１４
及びゲート絶縁膜１７に同時に形成する。
膜２３を堆積させ、ソース・ドレイン２１の一方に達す
る開口２４とゲート電極１８から所定距離だけ離間した
領域で誘電体膜３１の一部を露出させる開口３２とを、
フォトリソグラフィ及びエッチングで絶縁膜２３、１４
及びゲート絶縁膜１７に同時に形成する。
【００２０】次に、図１（ｄ）に示す様に、開口２４、
３２を介してソース・ドレイン２１の一方と誘電体膜３
１とにコンタクトする様に、キャパシタ２８の下部電極
２５をパターニングする。下部電極２５の材料として
は、膜厚が１００〜２００ｎｍ程度でありＣＶＤで堆積
させた後にリンを高濃度にドープした多結晶シリコン膜
等を用いる。なお、誘電体膜３１の膜厚が薄いので、下
部電極２５をパターニングするためのオーバエッチング
時に、誘電体膜３１も同時にパターニングされる。
３２を介してソース・ドレイン２１の一方と誘電体膜３
１とにコンタクトする様に、キャパシタ２８の下部電極
２５をパターニングする。下部電極２５の材料として
は、膜厚が１００〜２００ｎｍ程度でありＣＶＤで堆積
させた後にリンを高濃度にドープした多結晶シリコン膜
等を用いる。なお、誘電体膜３１の膜厚が薄いので、下
部電極２５をパターニングするためのオーバエッチング
時に、誘電体膜３１も同時にパターニングされる。
【００２１】次に、図１（ｅ）に示す様に、キャパシタ
誘電体膜２６と上部電極２７の材料とをＣＶＤで順次に
堆積させ、上部電極２７をパターニングして、メモリセ
ルを構成するキャパシタ２８を完成させる。キャパシタ
誘電体膜２６としては、誘電体膜３１と同様に、膜厚が
５〜１０ｎｍ程度のシリコン窒化膜等を用いる。また、
キャパシタ誘電体膜２６の膜厚が薄いので、上部電極２
７をパターニングするためのオーバエッチング時に、キ
ャパシタ誘電体膜２６も同時にパターニングされる。
誘電体膜２６と上部電極２７の材料とをＣＶＤで順次に
堆積させ、上部電極２７をパターニングして、メモリセ
ルを構成するキャパシタ２８を完成させる。キャパシタ
誘電体膜２６としては、誘電体膜３１と同様に、膜厚が
５〜１０ｎｍ程度のシリコン窒化膜等を用いる。また、
キャパシタ誘電体膜２６の膜厚が薄いので、上部電極２
７をパターニングするためのオーバエッチング時に、キ
ャパシタ誘電体膜２６も同時にパターニングされる。
【００２２】その後、上部電極２７と導電性薄膜１３と
を電気的に接続し、本実施例の使用時には、これらの上
部電極２７及び導電性薄膜１３を接地電位にする。この
ため、下部電極２５のうちで誘電体膜３１を介して導電
性薄膜１３と対向している面にも信号電荷が蓄積され、
誘電体膜３１もキャパシタ２８のキャパシタ誘電体膜と
して機能する。従って、下部電極２５が誘電体膜３１を
覆う面積を可能な限り広くする。一方、シールド電極で
ある導電性薄膜１３は、フィールド領域１６における寄
生ＭＯＳトランジスタが導通するのを抑制する。
を電気的に接続し、本実施例の使用時には、これらの上
部電極２７及び導電性薄膜１３を接地電位にする。この
ため、下部電極２５のうちで誘電体膜３１を介して導電
性薄膜１３と対向している面にも信号電荷が蓄積され、
誘電体膜３１もキャパシタ２８のキャパシタ誘電体膜と
して機能する。従って、下部電極２５が誘電体膜３１を
覆う面積を可能な限り広くする。一方、シールド電極で
ある導電性薄膜１３は、フィールド領域１６における寄
生ＭＯＳトランジスタが導通するのを抑制する。
【００２３】
【発明の効果】本発明の半導体メモリによれば、メモリ
セルの平面的な面積の割にメモリセル容量が大きいの
で、高集積化が可能である。
セルの平面的な面積の割にメモリセル容量が大きいの
で、高集積化が可能である。
【００２４】本発明の半導体メモリの製造方法によれ
ば、従来の方法に比べてシールド電極上に誘電体膜を形
成する工程の追加だけで、本願の発明による半導体メモ
リを製造することができるので、高集積化が可能な半導
体メモリを簡易に製造することができる。
ば、従来の方法に比べてシールド電極上に誘電体膜を形
成する工程の追加だけで、本願の発明による半導体メモ
リを製造することができるので、高集積化が可能な半導
体メモリを簡易に製造することができる。
【図１】本発明の一実施例による半導体メモリの製造方
法を工程順に示す縦断面図である。
法を工程順に示す縦断面図である。
【図２】従来の半導体メモリの製造方法を工程順に示す
縦断面図である。
縦断面図である。
１３ 導電性薄膜 １６ フィールド領域 ２１ ソース・ドレイン ２２ トランジスタ ２４ 開口 ２５ 下部電極 ２７ 上部電極 ２８ キャパシタ ３１ 誘電体膜 ３２ 開口
Claims (4)
- 【請求項１】 トランジスタとキャパシタとでメモリセ
ルを構成し、フィールド領域のシールド電極によって素
子分離が行われている半導体メモリにおいて、 前記キャパシタの下部電極と前記シールド電極との一部
同士が誘電体膜を介して対向しており、 前記誘電体膜が前記キャパシタのキャパシタ誘電体膜に
なっていることを特徴とする半導体メモリ。 - 【請求項２】 前記キャパシタの上部電極と前記シール
ド電極とが電気的に同電位になっていることを特徴とす
る請求項１記載の半導体メモリ。 - 【請求項３】 トランジスタとキャパシタとでメモリセ
ルが構成されており、フィールド領域のシールド電極に
よって素子分離が行われている半導体メモリの製造方法
において、 前記シールド電極上に誘電体膜を形成する工程と、 前記トランジスタ及び前記誘電体膜を覆う絶縁膜に、前
記トランジスタの一方のソース・ドレインに達する第１
の開口と前記誘電体膜の一部を露出させる第２の開口と
を同時に形成する工程と、 前記第１及び第２の開口を介して前記一方のソース・ド
レインと前記誘電体膜とにコンタクトする様に、前記キ
ャパシタの下部電極を形成する工程とを有することを特
徴とする半導体メモリの製造方法。 - 【請求項４】 前記キャパシタの上部電極と前記シール
ド電極とを電気的に接続する工程を更に有することを特
徴とする請求項３記載の半導体メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05100301A JP3132535B2 (ja) | 1993-04-02 | 1993-04-02 | 半導体メモリの製造方法 |
| US08/218,947 US5459685A (en) | 1993-04-02 | 1994-03-29 | Semiconductor memory device having memory cells with enhanced capacitor capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05100301A JP3132535B2 (ja) | 1993-04-02 | 1993-04-02 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291276A true JPH06291276A (ja) | 1994-10-18 |
| JP3132535B2 JP3132535B2 (ja) | 2001-02-05 |
Family
ID=14270354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05100301A Expired - Fee Related JP3132535B2 (ja) | 1993-04-02 | 1993-04-02 | 半導体メモリの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459685A (ja) |
| JP (1) | JP3132535B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5762813A (en) * | 1995-03-14 | 1998-06-09 | Nippon Steel Corporation | Method for fabricating semiconductor device |
| US5798545A (en) * | 1994-12-28 | 1998-08-25 | Nippon Steel Corporation | Semiconductor storage device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288472A (ja) * | 1995-04-17 | 1996-11-01 | Oki Electric Ind Co Ltd | 半導体メモリセル及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US5216267A (en) * | 1989-05-10 | 1993-06-01 | Samsung Electronics Co., Ltd. | Stacked capacitor dynamic random access memory with a sloped lower electrode |
| JP3052419B2 (ja) * | 1991-05-21 | 2000-06-12 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
-
1993
- 1993-04-02 JP JP05100301A patent/JP3132535B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-29 US US08/218,947 patent/US5459685A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798545A (en) * | 1994-12-28 | 1998-08-25 | Nippon Steel Corporation | Semiconductor storage device |
| US5762813A (en) * | 1995-03-14 | 1998-06-09 | Nippon Steel Corporation | Method for fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3132535B2 (ja) | 2001-02-05 |
| US5459685A (en) | 1995-10-17 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001010 |
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