JPH10107221A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭの電源回路のフィルターキャパシタ
の容量を占有平面積を小さく抑えつつ確保する。 【解決手段】 ＣＯＢ（Capasitor Over the Bitline）
構造をとるＤＲＡＭのストレージノード１５を第１電極
層１５ａとし、ビット線１１及びセルプレート１７をそ
れぞれ第２電極層１１ａ，１７ａとしてフィルターキャ
パシタを構成する。従って、第１電極層１５ａの上下に
互いに並列接続された２つのキャパシタＣ１，Ｃ２が形
成され、これらにより１つのフィルターキャパシタが構
成される。下側のキャパシタＣ１の誘電体膜１４ａは、
ストレージコンタクト１３の側壁絶縁膜１４を利用して
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、半導体記憶素子を有する
メモリセル領域と、電源回路等のフィルターキャパシタ
を有する周辺回路領域とを備えた半導体記憶装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】通常、半導体集積回路においては、その
電源電圧に重畳されるノイズを除去するためにメモリセ
ル領域の周辺回路領域にフィルターキャパシタを設けら
れる。

【０００３】具体的に、例えば特開平５−１６０３４１
号公報には、基板に形成されたｎ形の半導体領域にＭＯ
ＳＦＥＴが形成されるとともに、基板に形成されたｎ形
の半導体領域の接合分離層であるｐ形の半導体領域の上
に誘電体膜を介して導電膜が形成され、この導電膜と前
記ｐ形の半導体領域とによりノイズ除去用キャパシタが
構成されてなる集積回路装置が開示されている。このノ
イズ除去用キャパシタは、相当広い表面積を有しその大
部分が遊んでいる領域である前記接合分離層に形成され
るため、チップ面積の徒な消費が抑えられる。

【０００４】また、特開昭６１−２１８１５５号公報に
は、電源電圧を供給する電源ラインと接地電位を供給す
るグランドラインとが層間絶縁膜を介して同一の配線領
域に互いに重なり合うように形成され、両者間の容量が
バイパス・コンデンサとして機能する半導体集積回路装
置が開示されている。この場合も、チップサイズを増大
化させることなくフィルターキャパシタとして機能する
バイパス・コンデンサを形成することが可能となる。

【０００５】

【発明が解決しようとする課題】ところで、フィルター
キャパシタを形成する際には、上述のようにチップサイ
ズの増大化を抑えることの他に、回路レイアウトや製造
工程の削減等を考慮して、このフィルターキャパシタを
半導体集積回路の主要構成要素である半導体素子が形成
されるメモリセル部の周辺回路部に前記半導体素子と整
合性良く形成することが望まれる。

【０００６】例えば、前記半導体素子との整合性を考慮
したフィルターキャパシタの製造方法としては、前記半
導体素子としてそのメモリセルがＭＯＳＦＥＴとキャパ
シタとからなるＤＲＡＭを形成する場合に、ＭＯＳＦＥ
Ｔの構成部材を形成するとともに当該構成部材の材料を
フィルターキャパシタの形成部位に堆積させてゆき、Ｄ
ＲＡＭのメモリキャパシタを構成する誘電体膜及びこれ
を狭持する２層の電極膜を形成するとともに、フィルタ
ーキャパシタを構成する誘電体膜及びこれを狭持する２
層の電極膜を形成することが行われている。

【０００７】しかしながら、このように前記半導体素子
とフィルターキャパシタとを同時形成する場合、フィル
ターキャパシタの誘電体膜を極力薄くして静電容量を大
きく形成しても、必要な静電容量を確保するためにはチ
ップ面積に占めるフィルターキャパシタの面積の割合が
大きくなり、今度はチップサイズの増大化を招いてしま
うという問題がある。

【０００８】例えば、ノイズを有効に除去するために必
要な数十ｐＦ以上の静電容量を確保するためには、通
常、３００μｍ×３００μｍ以上の面積が必要であり、
集積度の高い半導体記憶装置では数十個以上の回路要素
を十分に作り込めるだけの面積がフィルターキャパシタ
に占有されてしまう。

【０００９】そこで、本発明の目的は、周辺回路領域の
フィルターキャパシタのチップ占有面積が小さく抑えら
れつつも、フィルターキャパシタのノイズ除去機能が十
分に確保されるとともに、メモリセル領域の半導体素子
とフィルターキャパシタとが整合性良く形成されてなる
半導体記憶装置及びその製造方法を提供することであ
る。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセル領域とキャパシタを備えた周辺回路領域
とを有する半導体記憶装置であって、前記キャパシタ
が、第１電極層と、その第１電極層の上面及び下面にお
いて夫々キャパシタ誘電体膜を介し対向する第２電極層
とを有して構成される。

【００１１】本発明の半導体記憶装置の一態様例におい
ては、前記第１電極層の前記上面に凹部が形成され、そ
の凹部の側面を含む全内面において前記第１電極層が前
記キャパシタ誘電体膜を介し前記第２電極層に対向して
いる。

【００１２】本発明の半導体記憶装置の一態様例におい
ては、各メモリセルがアクセストランジスタとメモリキ
ャパシタを備えた半導体記憶装置であって、前記メモリ
セル領域において前記メモリキャパシタが実質的にビッ
ト線よりも上層の位置に形成されており、前記周辺回路
領域の前記キャパシタの前記第１電極層が、前記メモリ
キャパシタのストレージノードである下部電極に対応す
る階層位置に形成された前記下部電極と同一材料の導電
膜で構成され、前記周辺回路領域の前記キャパシタの前
記第１電極層の下面において対向する前記第２電極層の
部分が、前記メモリセル領域の前記ビット線に対応する
階層位置に形成された前記ビット線と同一材料の導電膜
で構成され、前記周辺回路領域の前記キャパシタの前記
第１電極層の上面において対向する前記第２電極層の部
分が、前記メモリキャパシタのセルプレートである上部
電極に対応する階層位置に形成された前記上部電極と同
一材料の導電膜で構成されている。

【００１３】本発明の半導体記憶装置の製造方法は、半
導体基板のメモリセル領域となる領域にメモリセルを構
成するアクセストランジスタを形成する工程と、前記メ
モリセル領域及び周辺回路領域における前記半導体基板
上の全面に層間絶縁膜となる第１の絶縁膜を形成する工
程と、前記第１の絶縁膜に前記アクセストランジスタの
一方の拡散層に達する第１の開孔を形成する工程と、前
記第１の開孔の内部を含む前記第１の絶縁膜上の全面に
第１の導電膜を形成する工程と、前記メモリセル領域に
おいて前記第１の導電膜をビット線の形状に加工すると
ともに、前記周辺回路領域において前記第１の導電膜を
所定パターンに加工する工程と、前記メモリセル領域及
び前記周辺回路領域における前記半導体基板上の全面に
層間絶縁膜となる第２の絶縁膜を形成する工程と、前記
メモリセル領域において前記第２の絶縁膜及び前記第１
の絶縁膜に前記アクセストランジスタの他方の拡散層に
対するコンタクトをとるための第２の開孔を形成すると
ともに、前記周辺回路領域において前記所定パターンの
前記第１の導電膜上の前記第２の絶縁膜に第３の開孔を
形成する工程と、前記第２及び第３の開孔の内部を含む
全面に第３の絶縁膜を形成する工程と、前記周辺回路領
域をマスクして、前記メモリセル領域における前記第３
の絶縁膜を異方性エッチングし、前記第２の開孔の側面
に前記第３の絶縁膜からなる側壁絶縁膜を形成する工程
と、前記第２及び第３の開孔の内部を含む全面に第２の
導電膜を形成する工程と、前記メモリセル領域において
前記第２の導電膜をメモリキャパシタの下部電極の形状
に加工するとともに、前記周辺回路領域において前記第
２の導電膜をキャパシタの第１電極の形状に加工する工
程と、前記メモリセル領域及び前記周辺回路領域におい
て、前記第２の導電膜の上に第４の絶縁膜を形成する工
程と、前記メモリセル領域及び前記周辺回路領域におけ
る前記半導体基板上の全面に第３の導電膜を形成する工
程と、前記メモリセル領域において前記第３の導電膜を
メモリキャパシタの上部電極の形状に加工するととも
に、前記周辺回路領域において前記第３の導電膜をキャ
パシタの第２電極の形状に加工する工程とを有する。

【００１４】

【作用】本発明の半導体記憶装置においては、周辺回路
領域に設けられたキャパシタが３層の電極膜を有してお
り、これら３層の電極膜において、中間の第１電極層が
その上下両面で第２電極層とそれぞれ容量結合して実質
的に２つのキャパシタが構成されている。すなわち、１
つのキャパシタが占める面積に実質的に２つのキャパシ
タが形成されるため、例えば各第２電極層を一端部で電
気的に接続して並列接続の状態で前記２つのキャパシタ
を用いることにより、１つのキャパシタが占める面積に
実質的に略２倍の静電容量をもつキャパシタが形成され
ることとなり、キャパシタの占有平面積を大幅に縮小化
しても十分な静電容量を確保することができる。

【００１５】本発明の半導体記憶装置の製造方法におい
ては、メモリセル領域に、例えば、アクセストランジス
タとメモリキャパシタとからメモリセルが構成されるＤ
ＲＡＭを形成する場合、以下に示すように、周辺回路領
域のキャパシタがメモリセル領域の構成と略同一工程で
整合性良く形成される。

【００１６】すなわち、先ず、周辺回路領域のキャパシ
タの下部の第２電極層については、メモリセル領域及び
周辺回路領域に形成された層間絶縁膜上の全面に第１の
導電膜を形成し、メモリセル領域においてはその第１の
導電膜をビット線の形状に加工するとともに、周辺回路
領域においてはその第１の導電膜を所定パターンに加工
してキャパシタ下部の第２電極層を形成する。

【００１７】次に、周辺回路領域のキャパシタ下部のキ
ャパシタ誘電体膜については、メモリセル領域において
はストレージコンタクトの側壁絶縁膜を形成するための
絶縁膜を周辺回路領域のキャパシタ下部のキャパシタ誘
電体膜に利用する。

【００１８】次に、周辺回路領域のキャパシタの第１電
極層については、メモリセル領域及び周辺回路領域に形
成された第２の層間絶縁膜上の全面に第２の導電膜を形
成し、メモリセル領域においてはその第２の導電膜をメ
モリキャパシタのストレージノードである下部電極の形
状に加工するとともに、周辺回路領域においてはその第
２の導電膜をキャパシタの第１電極の形状に加工する。
る。

【００１９】次に、周辺回路領域のキャパシタ上部のキ
ャパシタ誘電体膜については、メモリセル領域における
メモリキャパシタのキャパシタ誘電体膜を形成するため
の絶縁膜を利用する。

【００２０】そして、周辺回路領域のキャパシタ上部の
第２電極層については、メモリセル領域においてメモリ
キャパシタのセルプレートである上部電極を形成するた
めの第３の導電膜を利用する。

【００２１】このように、本発明の半導体記憶装置の製
造方法においては、周辺回路領域のキャパシタがＤＲＡ
Ｍのメモリセル領域の構成を形成するための材料を用い
て整合性良く形成される。このとき、周辺回路領域のキ
ャパシタとしては、上下の第２電極層が中間の第１電極
層とそれぞれ容量結合したキャパシタが形成されること
になる。したがって、１つのキャパシタが占める平面積
に実質的に略２倍の静電容量をもつキャパシタが形成さ
れることとなり、十分な静電容量を確保することが可能
となる。

【００２２】

【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について、図面を参照しながら詳細に説明す
る。

【００２３】この実施の形態においては、アクセストラ
ンジスタであるＭＯＳトランジスタとメモリキャパシタ
とからなるＤＲＡＭメモリセル領域（以下、単に「メモ
リセル領域」と記す。）と、電源回路に重畳されるノイ
ズを除去するために例えば電源回路に設けられるフィル
ターキャパシタを含むメモリセル領域の周辺回路領域
（以下、単に「周辺回路領域」と記す。）とを備えてな
るＤＲＡＭ及びその製造方法を例示する。

【００２４】図１は、本実施の形態によるＤＲＡＭを示
す概略断面図であり、図１（ａ）がそのメモリセル領域
を示す概略断面図であり、図１（ｂ）がその周辺回路領
域のフィルターキャパシタの部分を示す概略断面図であ
る。また、図２は、前記メモリセル領域の図１（ａ）に
略直交する概略断面図である。

【００２５】本実施の形態のＤＲＡＭは、実質的にビッ
ト線の上部にメモリキャパシタが形成されてなる、いわ
ゆるＣＯＢ（Capasitor Over the Bitline）構造のもの
である。このＤＲＡＭにおいては、図１（ａ）及び図２
に示すように、ｐ型のシリコン半導体基板１上に形成さ
れたフィールドシールド素子分離構造２１により各素子
形成領域が画定され、この素子形成領域にＭＯＳトラン
ジスタが形成されており、このＭＯＳトランジスタの一
方の不純物拡散層と電気的に接続されたメモリキャパシ
タが形成されている。

【００２６】ここで、フィールドシールド素子分離構造
２１は、シリコン酸化膜２上に多結晶シリコン膜よりな
るシールドプレート電極３が形成され、さらにこのシー
ルドプレート電極３を覆うようにシリコン酸化膜４が形
成されてなる素子分離構造であり、シールドプレート電
極３の電位を固定することにより各素子形成領域が他の
素子形成領域からそれぞれ電気的に分離されている。

【００２７】メモリセル領域においては、素子形成領域
におけるシリコン半導体基板１の全面にゲート酸化膜６
が形成され、素子形成領域のゲート酸化膜６の上に多結
晶シリコンを材料とする所定パターンのゲート電極７が
形成されている。さらに、ゲート電極７の上面にはキャ
ップ絶縁膜２２が、側面には絶縁膜である側壁保護膜２
３がそれぞれ形成され、ゲート電極７がキャップ絶縁膜
２２及び側壁保護膜２３に覆われたかたちとされてい
る。

【００２８】そして、シリコン半導体基板１上における
各ゲート電極４の両側にｎ型の不純物が導入され、ソー
ス／ドレイン拡散層となる一対の不純物拡散層２４が形
成され、ゲート電極７及び一対の不純物拡散層２４によ
りＭＯＳトランジスタが構成されている。

【００２９】さらに、各不純物拡散層２４に対してコン
タクト孔を形成する際の位置精度を緩和するために各不
純物拡散層２４が形成された部位のシリコン半導体基板
１の表面にコンタクト引き出し用のパッド多結晶シリコ
ン膜８がパターン形成されている。このパッド多結晶シ
リコン膜８は、ゲート電極７を覆うキャップ絶縁膜２２
及び側壁保護膜２３の上からフィールドシールド素子分
離構造２１の上、或いは各ゲート電極７を覆うキャップ
絶縁膜２２及び側壁保護膜２３の間にかけて延在してお
り、その各々がキャップ絶縁膜２２及び側壁保護膜２３
の上或いはフィールドシールド素子分離構造２１の上で
分離されている。

【００３０】さらに、全面にシリコン酸化膜である層間
絶縁膜９が形成され、この層間絶縁膜９内にパッド多結
晶シリコン膜８が埋設される。この層間絶縁膜９には、
一対の不純物拡散層２４のうちの一方の上に形成された
パッド多結晶シリコン膜８の表面の一部が露出するよう
に層間絶縁膜９を穿つビットコンタクトとなるコンタク
ト孔１０が形成され、このコンタクト孔１０内を充填す
るとともに層間絶縁膜９上に略等間隔に配設されてビッ
ト線となる配線層１１がパターン形成されている。この
配線層１１は、パッド多結晶シリコン膜８を介して前記
一方の不純物拡散層２４と電気的に接続されている。

【００３１】さらに、層間絶縁膜９の上に層間絶縁膜１
２が形成され、この層間絶縁膜１２内に配線層１１が埋
設される。この層間絶縁膜１２及び層間絶縁膜９には、
一対の不純物拡散層２４のうちの他方の上に形成された
パッド多結晶シリコン膜８の表面の一部が露出するよう
に層間絶縁膜１２及び層間絶縁膜９を穿つストレージコ
ンタクトとなるコンタクト孔１３が形成されている。こ
のコンタクト孔１３内の側面には、シリコン酸化膜であ
る側壁絶縁膜１４が形成され、このコンタクト孔１３内
を充填するとともに層間絶縁膜１２上で所定形状とされ
た多結晶シリコンからなるストレージノード電極１５が
パターン形成されている。このストレージノード電極１
５は、パッド多結晶シリコン膜８を介して前記他方の不
純物拡散層２４と電気的に接続されているとともに、側
壁絶縁膜１４により配線層１１との電気的絶縁が確保さ
れている。

【００３２】そして、ストレージノード電極１５を覆う
ように例えばＮＯ複合膜からなる誘電体膜１６が形成さ
れ、さらにこの誘電体膜１６の上にセルプレート電極１
７が形成されている。ここで、誘電体膜１６を狭持する
ストレージノード電極１５及びセルプレート電極１７に
よりメモリキャパシタが構成されている。

【００３３】このように、ＭＯＳトランジスタ、メモリ
キャパシタ及びこれらの各配線層や層間絶縁膜等が形成
されて、前記メモリセル領域のＤＲＡＭが構成されてい
る。

【００３４】他方、周辺回路領域のフィルターキャパシ
タは、図１（ｂ）に示すように、３層の電極膜である下
部電極層１１ａ、中間電極層１５ａ及び上部電極層１７
ａと、各誘電体膜１４ａ，１６ａとを有し、中間電極層
１５ａの下層に誘電体膜１４ａを介して下部電極層１１
ａが、中間電極層１５ａの上層に誘電体膜１６ａを介し
て上部電極層１７ａがそれぞれ配されるとともに、下部
電極層１１ａと上部電極層１７ａとが各々の一端部にて
電気的に接続されてキャパシタＣ１，Ｃ２が形成され構
成されている。

【００３５】ここで、キャパシタＣ１，Ｃ２において、
当該キャパシタＣ１，Ｃ２を構成する各層が、前記メモ
リセル領域のＤＲＡＭの対応する各層とそれぞれ実質的
に略同一の階層位置に形成されている。

【００３６】すなわち、前記フィルターキャパシタは、
先ず、シリコン半導体基板１の上に周辺回路領域のフィ
ールドシールド素子分離構造２１を構成する各層である
シリコン酸化膜２，シールドプレート電極３及びシリコ
ン酸化膜４と同一材料で実質的に同一の階層位置にシリ
コン酸化膜２ａ，多結晶シリコン膜３ａ及びシリコン酸
化膜４ａが積層形成され、更にこれらの最上層であるシ
リコン酸化膜４ａの上に層間絶縁膜９と同一材料で実質
的に同一の階層位置に層間絶縁膜９ａが積層形成されて
いる。

【００３７】そして、シリコン酸化膜４の上に、メモリ
セル領域の配線層１１と実質的に同一の階層位置に下層
電極層１１ａがパターン形成され、更にこの下層電極層
１１ａの表面の一部が露出するようにパターニングされ
て開孔１８が形成されており、ＤＲＡＭの層間絶縁膜１
２と同一材料で実質的に同一の階層位置に層間絶縁膜１
２ａがパターン形成されている。

【００３８】さらに、層間絶縁膜１２ａ上及び開孔１８
内に、上述したメモリセル領域の側壁絶縁膜１４と同一
材料からなる誘電体膜１４ａが形成されている。このと
き、誘電体膜１４ａにおいては、層間絶縁膜１２ａの形
状に倣って下層電極層１１ａの上ではその表面形状が凹
状となる。

【００３９】さらに、誘電体膜１４ａ上に、上述したメ
モリセル領域のストレージノード電極１５と同一材料で
実質的に同一の階層位置に中間電極層１５ａがパターン
形成されている。このとき、中間電極層１５ａにおいて
は、誘電体膜１４ａと同様に、当該誘電体膜１４ａの形
状に倣ってその表面に凹部が形成されている。

【００４０】さらに、中間電極層１５ａ上に、上述した
メモリセル領域の誘電体膜１６と同一材料で実質的に同
一の階層位置に誘電体膜１６ａが形成されている。この
とき、誘電体膜１６ａにおいては、中間電極層１５ａと
同様に、当該中間電極層１５ａの形状に倣ってその表面
形状に凹部が形成されている。

【００４１】さらに、誘電体膜１６ａ，誘電体膜１４ａ
及び層間絶縁膜１２ａを貫通して下層電極層１１ａの一
端部における表面部位を露出させるコンタクト孔１９が
形成され、このコンタクト孔１９を含む誘電体膜１６ａ
上に、上述したメモリセル領域のセルプレート電極１７
と同一材料で実質的に同一の階層位置に上部電極層１７
ａが形成される。このとき、上部電極層１７ａにおいて
は、誘電体膜１６ａと同様に、当該誘電体膜１６ａの形
状に倣ってその表面形状に凹部が形成されているととも
に、コンタクト孔１９内に上部電極層１７ａの導電材が
充填されて上部電極層１７ａと下層電極層１１ａとが電
気的に接続されている。

【００４２】このように、誘電体膜１４ａを狭持する中
間電極層１５ａ及び下部電極層１１ａによりキャパシタ
Ｃ１が、誘電体膜１６ａを狭持する中間電極層１５ａ及
び上部電極層１７ａによりキャパシタＣ２がそれぞれ形
成されてフィルターキャパシタが構成されている。

【００４３】上述のように、本例のＤＲＡＭにおいて
は、周辺回路領域のフィルターキャパシタが３層の電極
層を有しており、これら３層の電極層において、下部電
極層１１ａ及び上部電極層１７ａが中間電極層１５ａと
それぞれ容量結合して２つのキャパシタＣ１，Ｃ２が構
成されている。すなわち、１つのキャパシタが占める面
積に２つのキャパシタＣ１，Ｃ２が形成されており、こ
れらのキャパシタＣ１，Ｃ２はその下部電極層１１ａと
上部電極層１７ａとがコンタクト孔１９を介して電気的
に接続されて並列に接続されているため、このフィルタ
ーキャパシタの占有面積を大幅に縮小化しても十分な静
電容量を確保することができる。

【００４４】さらに、キャパシタＣ２を構成する中間電
極層１５ａ、誘電体膜１６ａ及び上部電極層１７ａは表
面にそれぞれ凹部を有しているため、中間電極層１５ａ
と上部電極層１７ａとが前記凹部を含む全内面において
対向しており、これら各層の表面が平坦な場合に比して
中間電極層１５ａと上部電極層１７ａとの対向面積が大
きくなってより大きな静電容量が得られることになる。

【００４５】なお、本実施の形態においては、素子分離
構造としてフィールドシールド素子分離構造２１を例示
したが、このフィールドシールド素子分離構造２１の代
わりに、素子分離構造として，いわゆるＬＯＣＯＳ法に
よりフィールド酸化膜を形成してもよい。

【００４６】以下、本実施の形態のＤＲＡＭの製造方法
について説明する。図３〜図１１及び図１２〜図１８
は、このＤＲＡＭのメモリセル領域の形成過程を工程順
に示す概略断面図であり、図３〜図１１は図１（ａ）に
示す断面に対応しており、図１２〜図１８は図２に示す
断面に対応している。また、図１９（ａ）〜（ｆ）は、
このＤＲＡＭの周辺回路領域に形成されるフィルターキ
ャパシタの形成過程を工程順に示す概略断面図である。
なお、図３〜図１９に示した符号は、図１，図２に示し
た符号に対応するように記載されている。

【００４７】先ず、図３、図１２及び図１９（ａ）に示
すように、メモリセル領域側及び周辺回路領域側のｐ型
のシリコン半導体基板１の表面にフィールドシールド素
子分離構造２１を形成し、これらフィールドシールド素
子分離構造２１により各素子形成領域を画定する。

【００４８】すなわち、先ず、メモリセル領域及び周辺
回路領域のシリコン半導体基板１上に、シリコン酸化膜
２ａ，多結晶シリコン膜３ａ及びシリコン酸化膜４ａを
順次形成する。

【００４９】その後、メモリセル領域において、これら
シリコン酸化膜２ａ，多結晶シリコン膜３ａ及びシリコ
ン酸化膜４ａをフォトリソグラフィー及びそれに続くド
ライエッチング等によりパターニングし、それぞれ選択
的に除去して素子形成領域を画定する。

【００５０】しかる後、残存したシリコン酸化膜２ａ，
多結晶シリコン膜３ａ及びシリコン酸化膜４ａを覆うよ
うに全面にシリコン酸化膜を成膜した後に、当該シリコ
ン酸化膜の全面をＲＩＥ等により異方性ドライエッチン
グしてシリコン酸化膜，多結晶シリコン膜及びシリコン
酸化膜の側壁にのみシリコン酸化物を残し、側壁保護膜
５を形成する。

【００５１】これにより、メモリセル領域及び周辺回路
領域において、シリコン酸化膜２、シリコン酸化膜４及
び側壁保護膜５により囲まれた多結晶シリコン膜からな
るシールドプレート電極３を備えたフィールドシールド
素子分離構造２１が形成される（周辺回路領域において
は、側壁保護膜５は図外の位置に形成されている。）。

【００５２】次いで、図４及び図１３に示すように、メ
モリセル領域において、シリコン半導体基板１の表面に
熱酸化を施して、或いはＣＶＤ等の真空蒸着法によりゲ
ート酸化膜６を形成する。さらに、ゲート酸化膜６の全
面にＣＶＤ等の真空蒸着法により多結晶シリコン膜を堆
積形成した後、これをフォトリソグラフィー及びそれに
続くドライエッチング等によりパターニングして、ゲー
ト酸化膜３の上にゲート電極７を形成する。

【００５３】次いで、メモリセル領域において、ゲート
電極７を覆うようにＣＶＤ等の真空蒸着法により全面に
シリコン酸化膜を堆積形成し、続いて当該シリコン酸化
膜の全面をＲＩＥ等により異方性ドライエッチングし
て、ゲート電極７の上面及び側面にのみ前記シリコン酸
化膜を残してゲート電極７を覆うキャップ絶縁膜２２及
び側壁保護膜２３を形成するとともに、各ゲート電極７
間及びゲート電極７とフィールドシールド素子分離構造
２１との間におけるゲート酸化膜６を除去し、これらの
部位のシリコン半導体基板１の表面を露出させる。

【００５４】続いて、メモリセル領域において、ＣＶＤ
等の真空蒸着法により全面に多結晶シリコン膜を堆積形
成し、これをフォトリソグラフィー及びそれに続くドラ
イエッチング等によりパターニングして、キャップ絶縁
膜２２上及びフィールドシールド素子分離構造２１上の
前記多結晶シリコン膜を除去する。このとき、各ゲート
電極７間及びゲート電極７とフィールドシールド素子分
離構造２１との間におけるシリコン半導体基板１の表面
と電気的に接続され、各々がキャップ絶縁膜２２上或い
はフィールドシールド素子分離構造２１上で電気的に分
離された各パッド多結晶シリコン膜８が形成される。

【００５５】続いて、メモリセル領域において、ゲート
電極７のキャップ絶縁膜２２をマスクとして、パッド多
結晶シリコン膜８を介してシリコン半導体基板１に対し
て砒素（Ａｓ）等のイオン注入を施してＭＯＳトランジ
スタのソース／ドレイン拡散層となる一対の不純物拡散
層２４を形成する。

【００５６】次いで、図５、図１４及び図１９（ｂ）に
示すように、メモリセル領域及び周辺回路領域の全面に
ＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させ
て、メモリセル領域においては層間絶縁膜９を、周辺回
路領域においては層間絶縁膜９ａをそれぞれ堆積形成
し、これら層間絶縁膜９及び層間絶縁膜９ａにエッチバ
ック等を施して表面を平坦化する。

【００５７】続いて、図６及び図１５に示すように、メ
モリセル領域において、層間絶縁膜９にフォトリソグラ
フィー及びそれに続くドライエッチング等を施して、一
方の不純物拡散層２４の上に、層間絶縁膜９を穿って一
方の不純物拡散層２４と電気的に接続されたパッド多結
晶シリコン膜８の表面の一部を露出させるコンタクト孔
１０を形成する。

【００５８】次いで、図７、図１６及び図１９（ｃ）に
示すように、メモリセル領域及び周辺回路領域の全面に
膜厚５００Å程度の多結晶シリコン膜及び膜厚２０００
Å程度のＷシリサイド膜を順次成膜してポリサイド層を
形成する。このとき、周辺回路領域には層間絶縁膜９上
に前記ポリサイド層よりなる下部電極層１１ａが形成さ
れる。

【００５９】続いて、メモリセル領域において、前記ポ
リサイド層にフォトリソグラフィー及びそれに続くドラ
イエッチング等を施すことにより、コンタクト孔１０を
充填するとともにパッド多結晶シリコン膜８を介して前
記一方の不純物拡散層２４と電気的に接続され、層間絶
縁膜９上でビット線（及びその他の配線）となる配線層
１１を所定パターンに形成する。他方、周辺回路領域に
おいて、前記ポリサイド層にフォトリソグラフィー及び
それに続くドライエッチング等を施すことにより、所定
パターンの下部電極層１１ａを形成する。

【００６０】次いで、メモリセル領域及び周辺回路領域
の全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を
膜厚１０００Å〜１５００Å程度に堆積させ、表面にエ
ッチバック等を施して平坦化する。このとき、メモリセ
ル領域においては配線層１１を覆う前記シリコン酸化膜
からなる層間絶縁膜１２が形成される。

【００６１】続いて、図８及び図１９（ｄ）に示すよう
に、メモリセル領域にはコンタクト孔１３を形成すると
ともに、周辺回路領域には開孔１８を形成する。すなわ
ち、メモリセル領域及び周辺回路領域のシリコン半導体
基板１の表面をレジストマスクで覆い、このレジストマ
スクをフォトリソグラフィーでパターニングしたマスク
を用いてドライエッチングする。

【００６２】このとき、メモリセル領域では、パッド多
結晶シリコン膜８の上方の２本の配線層１１もマスクと
してドライエッチングし、層間絶縁膜９及び層間絶縁膜
１２を穿って前記他方の不純物拡散層２４と電気的に接
続されたパッド多結晶シリコン膜８の表面の一部を露出
させるコンタクト孔１３を２本の配線層１１の間隔で形
成された幅に自己整合的に形成する。このように、配線
層１１をマスクとして用いることにより、レジストマス
クの開孔パターンが多少位置ずれしても、常に正確な位
置にコンタクト孔１３を形成することができ、レジスト
マスクのマスク合わせを多少ラフに行うことができる。

【００６３】一方、周辺回路領域では、上述のレジスト
マスクをフォトリソグラフィーでパターニングしたマス
クを用いて、周辺回路領域に堆積したシリコン酸化膜に
ドライエッチングを施すことにより、前記シリコン酸化
膜の一部を除去して下部電極層１１ａの表面の一部を露
出させる開孔１８を形成し、層間絶縁膜１２ａとする。

【００６４】続いて、メモリセル領域のシリコン半導体
基板１の表面のレジストマスクを灰化処理等を施すこと
により除去し、メモリセル領域及び周辺回路領域の全面
にＣＶＤ等の真空蒸着法によりシリコン酸化膜を膜厚５
００Å〜１０００Å程度に堆積させる。このとき、メモ
リセル領域においてはコンタクト孔１３が充填されると
ともに、周辺回路領域においては層間絶縁膜１２ａの上
及び開孔１８により露出した下部電極層１１ａの表面の
一部の上に前記シリコン酸化膜からなる誘電体膜１４ａ
が形成される。

【００６５】次いで、図９に示すように、周辺回路領域
のシリコン半導体基板１の表面をレジストマスクで覆っ
た状態で、メモリセル領域において、層間絶縁膜１２上
に堆積した前記シリコン酸化膜の全面をＲＩＥ等により
異方性ドライエッチングして、コンタクト孔１３の側面
にのみ前記シリコン酸化膜を残して側壁絶縁膜１４を形
成する。

【００６６】続いて、図１９（ｅ）に示すように、周辺
回路領域のシリコン半導体基板１の表面のレジストマス
クを灰化処理等を施すことにより除去し、メモリセル領
域及び周辺回路領域の全面にＣＶＤ等の真空蒸着法によ
り多結晶シリコン膜を膜厚５０００Å〜６０００Å程度
に堆積させる。

【００６７】次いで、図１０及び図１７に示すように、
メモリセル領域において、層間絶縁膜１２上に形成され
た前記多結晶シリコン膜にフォトリソグラフィー及びそ
れに続くドライエッチング等を施すことにより、前記多
結晶シリコン膜の一部を除去して、コンタクト孔１３を
充填する所定パターンのストレージノード電極１５を形
成する。他方、周辺回路領域において、層間絶縁膜１２
ａ上及び誘電体膜１４ａ上に形成された前記多結晶シリ
コン膜にフォトリソグラフィー及びそれに続くドライエ
ッチング等を施すことにより、所定パターンの中間電極
層１５ａを形成する。

【００６８】続いて、図１１、図１８及び図１９（ｆ）
に示すように、メモリセル領域及び周辺回路領域の全面
に、酸化膜，窒化膜及び酸化膜が順次形成されてなるＯ
ＮＯ膜を形成する。ここで、このＯＮＯ膜を構成する３
層の膜は、最下層の酸化膜（自然酸化膜）が膜厚１０Å
以下に、窒化膜が膜厚４５Å〜６５Å程度に、最上層の
酸化膜が膜厚５Å〜１０Å程度にそれぞれ形成される。
このとき、メモリセル領域においてはストレージノード
電極１５を覆うように誘電体膜１６が形成され、周辺回
路領域においては中間電極層１５ａを覆うように誘電体
膜１６ａが形成される。

【００６９】続いて、メモリセル領域のシリコン半導体
基板１の表面をレジストマスクで覆った状態で、周辺回
路領域において、誘電体膜１６ａ，誘電体膜１４ａ及び
層間絶縁膜１２ａを穿ち下部電極層１１ａの一端部の表
面部位を露出させるコンタクト孔１９を形成する。

【００７０】続いて、メモリセル領域及び周辺回路領域
の全面にＣＶＤ等の真空蒸着法により多結晶シリコン膜
を膜厚５００Å〜８００Å程度に堆積させる。ここで、
この多結晶シリコン膜はなるべく薄く形成することが好
ましい。このとき、メモリセル領域においては誘電体膜
１６上に前記多結晶シリコン膜からなるセルプレート電
極１７が形成される。

【００７１】そして、メモリセル領域のシリコン半導体
基板１の表面をレジストマスクで覆った状態で、周辺回
路領域において、誘電体膜１６ａ上に形成された前記多
結晶シリコン膜にフォトリソグラフィー及びそれに続く
ドライエッチング等を施すことにより、コンタクト孔１
９を充填して下部電極層１１ａと電気的に接続される所
定パターンの上部電極層１７ａを形成する。

【００７２】しかる後、メモリセル領域のシリコン半導
体基板１の表面のレジストマスクを灰化処理等を施すこ
とにより除去し、所定の後処理を施すことにより、メモ
リセル領域においてはＤＲＡＭメモリセルを、周辺回路
領域においてはキャパシタＣ１，Ｃ２からなるフィルタ
ーキャパシタを完成させる。

【００７３】上述のように、本例のＤＲＡＭの製造方法
においては、周辺回路領域のフィルターキャパシタがメ
モリセル領域のＤＲＡＭメモリセルを形成するための各
材料を用いて整合性良く形成される。このとき、フィル
ターキャパシタとしては下部電極層１１ａ及び上部電極
層１７ａが中間電極層１５ａとそれぞれ容量結合すると
もに下部電極層１１ａと上部電極層１７ａがコンタクト
孔１９を介して並列接続されてなる２つのキャパシタＣ
１，Ｃ２が形成されることになる。したがって、１つの
キャパシタが占める面積に２つのキャパシタが形成され
ることとなり、フィルターキャパシタの占有面積を大幅
に縮小化しても従来と略同等の静電容量を得ることが可
能となる。

【００７４】

【発明の効果】本発明によれば、周辺回路の例えばフィ
ルターキャパシタのチップ占有面積を小さく抑えつつ
も、フィルターキャパシタのノイズ除去機能が十分に確
保されるとともに、半導体素子とフィルターキャパシタ
とが整合性良く形成される半導体記憶装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るＤＲＡＭを示す概
略断面図である。

【図２】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルを示す概略断面図である。

【図３】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図４】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図５】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図６】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図７】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図８】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図９】本発明の一実施の形態に係るＤＲＡＭのメモリ
セルの製造方法を示す概略断面図である。

【図１０】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１１】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１２】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１３】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１４】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１５】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１６】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１７】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１８】本発明の一実施の形態に係るＤＲＡＭのメモ
リセルの製造方法を示す概略断面図である。

【図１９】本発明の一実施の形態に係るＤＲＡＭのフィ
ルターキャパシタの製造方法を工程順に示す概略断面図
である。

【符号の説明】

１ ｐ型のシリコン半導体基板 ７ ゲート電極 ８ パッド多結晶シリコン膜 ９，１２，９ａ，１２ａ 層間絶縁膜 １０，１３，１９ コンタクト孔 １１ 配線層 １１ａ 上部電極層 １４ 側壁絶縁膜 １４ａ 誘電体膜 １５ ストレージノード電極 １５ａ 中間電極層 １６，１６ａ 誘電体膜 １７，１７ａ 上部電極層 １８ 開孔 ２１ フィールドシールド素子分離構造 ２２ キャップ絶縁膜 ２３ 側壁保護膜 ２４ 不純物拡散層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセル領域とキャパシタを備えた周
   辺回路領域とを有する半導体記憶装置において、 前記キャパシタが、第１電極層と、その第１電極層の上
   面及び下面において夫々キャパシタ誘電体膜を介し対向
   する第２電極層とを有することを特徴とする半導体記憶
   装置。
2. 【請求項２】 前記第１電極層の前記上面に凹部が形成
   され、その凹部の側面を含む全内面において前記第１電
   極層が前記キャパシタ誘電体膜を介し前記第２電極層に
   対向していることを特徴とする請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 各メモリセルがアクセストランジスタと
   メモリキャパシタを備えた半導体記憶装置であって、前
   記メモリセル領域において前記メモリキャパシタが実質
   的にビット線よりも上層の位置に形成されており、前記
   周辺回路領域の前記キャパシタの前記第１電極層が、前
   記メモリキャパシタのストレージノードである下部電極
   に対応する階層位置に形成された前記下部電極と同一材
   料の導電膜で構成され、前記周辺回路領域の前記キャパ
   シタの前記第１電極層の下面において対向する前記第２
   電極層の部分が、前記メモリセル領域の前記ビット線に
   対応する階層位置に形成された前記ビット線と同一材料
   の導電膜で構成され、前記周辺回路領域の前記キャパシ
   タの前記第１電極層の上面において対向する前記第２電
   極層の部分が、前記メモリキャパシタのセルプレートで
   ある上部電極に対応する階層位置に形成された前記上部
   電極と同一材料の導電膜で構成されていることを特徴と
   する請求項１又は２に記載の半導体記憶装置。
4. 【請求項４】 半導体基板のメモリセル領域となる領域
   にメモリセルを構成するアクセストランジスタを形成す
   る工程と、 前記メモリセル領域及び周辺回路領域における前記半導
   体基板上の全面に層間絶縁膜となる第１の絶縁膜を形成
   する工程と、 前記第１の絶縁膜に前記アクセストランジスタの一方の
   拡散層に達する第１の開孔を形成する工程と、 前記第１の開孔の内部を含む前記第１の絶縁膜上の全面
   に第１の導電膜を形成する工程と、 前記メモリセル領域において前記第１の導電膜をビット
   線の形状に加工するとともに、前記周辺回路領域におい
   て前記第１の導電膜を所定パターンに加工する工程と、 前記メモリセル領域及び前記周辺回路領域における前記
   半導体基板上の全面に層間絶縁膜となる第２の絶縁膜を
   形成する工程と、 前記メモリセル領域において前記第２の絶縁膜及び前記
   第１の絶縁膜に前記アクセストランジスタの他方の拡散
   層に対するコンタクトをとるための第２の開孔を形成す
   るとともに、前記周辺回路領域において前記所定パター
   ンの前記第１の導電膜上の前記第２の絶縁膜に第３の開
   孔を形成する工程と、 前記第２及び第３の開孔の内部を含む全面に第３の絶縁
   膜を形成する工程と、 前記周辺回路領域をマスクして、前記メモリセル領域に
   おける前記第３の絶縁膜を異方性エッチングし、前記第
   ２の開孔の側面に前記第３の絶縁膜からなる側壁絶縁膜
   を形成する工程と、 前記第２及び第３の開孔の内部を含む全面に第２の導電
   膜を形成する工程と、 前記メモリセル領域において前記第２の導電膜をメモリ
   キャパシタの下部電極の形状に加工するとともに、前記
   周辺回路領域において前記第２の導電膜をキャパシタの
   第１電極の形状に加工する工程と、 前記メモリセル領域及び前記周辺回路領域において、前
   記第２の導電膜の上に第４の絶縁膜を形成する工程と、 前記メモリセル領域及び前記周辺回路領域における前記
   半導体基板上の全面に第３の導電膜を形成する工程と、 前記メモリセル領域において前記第３の導電膜をメモリ
   キャパシタの上部電極の形状に加工するとともに、前記
   周辺回路領域において前記第３の導電膜をキャパシタの
   第２電極の形状に加工する工程とを有することを特徴と
   する半導体記憶装置の製造方法。