JPH06291283A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06291283A JPH06291283A JP5077304A JP7730493A JPH06291283A JP H06291283 A JPH06291283 A JP H06291283A JP 5077304 A JP5077304 A JP 5077304A JP 7730493 A JP7730493 A JP 7730493A JP H06291283 A JPH06291283 A JP H06291283A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- groove
- conductivity type
- inverter
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 10
- 239000002245 particle Substances 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】スタティックメモリに於て、α粒子がメモリセ
ル内の拡散層領域を通過する際に、メモリセルのデータ
が失なわれるソフトエラーの発生を防ぐ。 【構成】メモリーセル内部の素子形成領域内に溝１０４
ａ，１０４ｂを形成した後、多結晶シリコンにより溝内
部に電荷蓄積電極を形成する。これにより、メモリーセ
ルノード部の拡散層面積を拡大することなく、ノード容
量を増やすことができる為、ソフトエラーの発生しにく
いスタティックラムを形成することが出来る。
ル内の拡散層領域を通過する際に、メモリセルのデータ
が失なわれるソフトエラーの発生を防ぐ。 【構成】メモリーセル内部の素子形成領域内に溝１０４
ａ，１０４ｂを形成した後、多結晶シリコンにより溝内
部に電荷蓄積電極を形成する。これにより、メモリーセ
ルノード部の拡散層面積を拡大することなく、ノード容
量を増やすことができる為、ソフトエラーの発生しにく
いスタティックラムを形成することが出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高抵抗型メモリーセルを用いたスタチックメモリに
関する。
特に高抵抗型メモリーセルを用いたスタチックメモリに
関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置をメモリ
ーセルが一対の転送用トランジスタと、一対の駆動トラ
ンジスタと、一対の負荷抵抗と、一対の溝部に設けられ
た接合容量とから成るＭＯＳ型ＳＲＡＭを例にとり図
６，図７，図８および図９を参照して説明する。図６は
従来の半導体記憶装置のメモリーセルの平面図、図７は
図６のＡ−Ａ線拡大断面図、図８は図６の平面図の一部
を分けて示す平面図、図９は従来のメモリーセルの回路
図である。
ーセルが一対の転送用トランジスタと、一対の駆動トラ
ンジスタと、一対の負荷抵抗と、一対の溝部に設けられ
た接合容量とから成るＭＯＳ型ＳＲＡＭを例にとり図
６，図７，図８および図９を参照して説明する。図６は
従来の半導体記憶装置のメモリーセルの平面図、図７は
図６のＡ−Ａ線拡大断面図、図８は図６の平面図の一部
を分けて示す平面図、図９は従来のメモリーセルの回路
図である。
【０００３】Ｎ型シリコン基板１０１表面部にＰウェル
１０２が設けられ、その表面部にはフィールド酸化膜１
０３に囲まれて素子形成領域１１５ａ，ｂ，ｃが区画さ
れている。素子形成領域１１５ａ，ｂ内には一対の溝１
０４ａ，ｂが形成されており、素子形成領域１１５ａ，
ｂ，ｃ及び溝１０４ａ，ｂの内側表面にはそれぞれゲー
ト酸化膜１０５および容量誘電体膜１０５−Ｃ（１０５
と同時に形成）が設けられている。又、溝１０４ａ，ｂ
内及び素子形成領域１１５ａ，ｂ，ｃの所定の位置にＮ
型拡散層１０４−２Ｄ，１０６−１Ｄ，１０６−４ａ，
１０６−４ｂ，１０６−１Ｓ，１０６−２ａ，１０６−
２ｂが形成された後、溝１０４ａ，ｂ内部は酸化シリコ
ン膜１０７によって埋め込まれている。
１０２が設けられ、その表面部にはフィールド酸化膜１
０３に囲まれて素子形成領域１１５ａ，ｂ，ｃが区画さ
れている。素子形成領域１１５ａ，ｂ内には一対の溝１
０４ａ，ｂが形成されており、素子形成領域１１５ａ，
ｂ，ｃ及び溝１０４ａ，ｂの内側表面にはそれぞれゲー
ト酸化膜１０５および容量誘電体膜１０５−Ｃ（１０５
と同時に形成）が設けられている。又、溝１０４ａ，ｂ
内及び素子形成領域１１５ａ，ｂ，ｃの所定の位置にＮ
型拡散層１０４−２Ｄ，１０６−１Ｄ，１０６−４ａ，
１０６−４ｂ，１０６−１Ｓ，１０６−２ａ，１０６−
２ｂが形成された後、溝１０４ａ，ｂ内部は酸化シリコ
ン膜１０７によって埋め込まれている。
【０００４】フィールド酸化膜１０３上及びゲート酸化
膜１０５上には第１層の多結晶シリコン膜１０８ａ，
ｂ，ｃから成るワード線Ｗ（転送用トランジスタＴ３，
Ｔ４のゲート電極）、駆動用トランジスタＴ２，Ｔ１の
ゲート電極１０８ｂ，ｃが設けられている。素子形成領
域１１５ａ，ｂ，ｃにおいてワード線１０８ａ（Ｗ），
ゲート電極１０８ｂ，ｃと交差しない領域にはＮ型拡散
層１０６−４ａ，…が形成されている。ワード線１０８
ａ（Ｗ）と素子形成領域１１５ｃとにより転送用トラン
ジスタＴ３が、ワード線１０８ａ（Ｗ）と素子形成領域
１１５ａとにより転送用トランジスタＴ４が形成されて
いる。
膜１０５上には第１層の多結晶シリコン膜１０８ａ，
ｂ，ｃから成るワード線Ｗ（転送用トランジスタＴ３，
Ｔ４のゲート電極）、駆動用トランジスタＴ２，Ｔ１の
ゲート電極１０８ｂ，ｃが設けられている。素子形成領
域１１５ａ，ｂ，ｃにおいてワード線１０８ａ（Ｗ），
ゲート電極１０８ｂ，ｃと交差しない領域にはＮ型拡散
層１０６−４ａ，…が形成されている。ワード線１０８
ａ（Ｗ）と素子形成領域１１５ｃとにより転送用トラン
ジスタＴ３が、ワード線１０８ａ（Ｗ）と素子形成領域
１１５ａとにより転送用トランジスタＴ４が形成されて
いる。
【０００５】ワード線１０８ａ（Ｗ）をはさんでゲート
電極１０８ｂの反対側のＮ型拡散層１０６−２ａにはビ
ット線１０９ａ（Ｄ１）との電気的接続のためのコンタ
クト孔１１０ａが設けられ、ワード線１０８ａ（Ｗ）を
はさんでゲート電極１０８ｃの反対側のＮ型拡散層１０
６−４ａにはビット線１０９ｂ（Ｄ２）との電気的接続
のためのコンタクト孔１１０ｂが設けられている。
電極１０８ｂの反対側のＮ型拡散層１０６−２ａにはビ
ット線１０９ａ（Ｄ１）との電気的接続のためのコンタ
クト孔１１０ａが設けられ、ワード線１０８ａ（Ｗ）を
はさんでゲート電極１０８ｃの反対側のＮ型拡散層１０
６−４ａにはビット線１０９ｂ（Ｄ２）との電気的接続
のためのコンタクト孔１１０ｂが設けられている。
【０００６】アルミニウム系合金膜から成るビット線１
０９ａ（Ｄ１），１０９ｂ（Ｄ２）は対をなし逆相の関
係にある信号が取り出される。ビット線１０９ａ（Ｄ
１）直下には駆動トランジスタＴ２が設けられ、ビット
線１０９ｂ直下には駆動トランジスタＴ１が設けられて
いる。駆動トランジスタＴ２及びＴ１はコンタクト孔１
１１ａ，１１１ｂを介して各々フリップフロップ結合を
している。
０９ａ（Ｄ１），１０９ｂ（Ｄ２）は対をなし逆相の関
係にある信号が取り出される。ビット線１０９ａ（Ｄ
１）直下には駆動トランジスタＴ２が設けられ、ビット
線１０９ｂ直下には駆動トランジスタＴ１が設けられて
いる。駆動トランジスタＴ２及びＴ１はコンタクト孔１
１１ａ，１１１ｂを介して各々フリップフロップ結合を
している。
【０００７】転送用トランジスタＴ４におけるコンタク
ト孔１１０ｂがない側のＮ型拡散層１０６−４ｂは駆動
トランジスタＴ１のゲート電極１０８ｃ及び駆動トラン
ジスタＴ２のドレイン側のＮ型拡散層１０６−２Ｄと接
続している。
ト孔１１０ｂがない側のＮ型拡散層１０６−４ｂは駆動
トランジスタＴ１のゲート電極１０８ｃ及び駆動トラン
ジスタＴ２のドレイン側のＮ型拡散層１０６−２Ｄと接
続している。
【０００８】第２層の多結晶シリコン膜１１２ａ，１１
２ｂの一端（図６で平行斜線を施した低抵抗部）はビッ
ト線に平行な方向に所定ビット数毎に設けられたアルミ
ニウム系合金膜から成る電源配線（図示せず）と電気的
に接続される。
２ｂの一端（図６で平行斜線を施した低抵抗部）はビッ
ト線に平行な方向に所定ビット数毎に設けられたアルミ
ニウム系合金膜から成る電源配線（図示せず）と電気的
に接続される。
【０００９】多結晶シリコン膜１１２ａ，１１２ｂの他
端はそれぞれコンタクト孔１１３ａ，１１３ｂを介して
駆動トランジスタＴ２，Ｔ１のゲート電極１０８ｂ，１
０８ａに電気的に接続されている、。
端はそれぞれコンタクト孔１１３ａ，１１３ｂを介して
駆動トランジスタＴ２，Ｔ１のゲート電極１０８ｂ，１
０８ａに電気的に接続されている、。
【００１０】多結晶シリコン膜１１２ａ，ｂは高抵抗の
多結晶シリコンにより形成されており、駆動トランジス
タＴ２，Ｔ１の負荷抵抗Ｒ１，Ｒ２として機能してい
る。
多結晶シリコンにより形成されており、駆動トランジス
タＴ２，Ｔ１の負荷抵抗Ｒ１，Ｒ２として機能してい
る。
【００１１】
【発明が解決しようとする課題】前述した従来の半導体
記憶装置に於ては、メモリーセルの記憶ノードＮ１，Ｎ
２のＮ型拡散層１０６−２Ｄ，１０６−１Ｄ内に溝を掘
ることによりＮ型拡散層の表面積を増大させてメモリー
セルの記憶ノード容量Ｃ１，Ｃ２を増やしていたが、こ
のＮ型拡散層面積を増やす方法では、メモリーセルの記
憶ノード容量が増加すると同時にα粒子がＮ型拡散層内
を通過する危険性も増加してしまう為、ソフトエラーの
発生率を十分小さくすることが出来ないという問題点が
あった。
記憶装置に於ては、メモリーセルの記憶ノードＮ１，Ｎ
２のＮ型拡散層１０６−２Ｄ，１０６−１Ｄ内に溝を掘
ることによりＮ型拡散層の表面積を増大させてメモリー
セルの記憶ノード容量Ｃ１，Ｃ２を増やしていたが、こ
のＮ型拡散層面積を増やす方法では、メモリーセルの記
憶ノード容量が増加すると同時にα粒子がＮ型拡散層内
を通過する危険性も増加してしまう為、ソフトエラーの
発生率を十分小さくすることが出来ないという問題点が
あった。
【００１２】
【課題を解決するための手段】本発明は、半導体基板の
表面部の第１導電型半導体領域に選択的に形成された一
対の第１の第２導電型拡散層をソース・ドレイン領域と
して有するＭＯＳトランジスタおよび負荷素子からそれ
ぞれ構成される第１のインバータおよび第２のインバー
タを有し、前記第１のインバータおよび第２のインバー
タのそれぞれ一方の入力端および出力端を他方の出力端
および入力端に交差接続したフリップ・フロップをメモ
リセルに有する半導体記憶装置において、前記第１導電
型半導体領域に設けられた溝、前記溝の表面部の前記第
１導電型半導体領域に選択的に形成された第２の第２導
電型拡散層、少なくとも前記溝部において前記第２の第
２導電型拡散層を被覆する容量誘電体膜、および前記容
量誘電体膜に被着された容量電極からそれぞれ構成され
る第１の溝キャパシタおよび第２の溝キャパシタを有
し、前記第１の溝キャパシタの前記容量電極および第２
の第２導電型拡散層がそれぞれ前記第２のインバータの
ＭＯＳトランジスタのゲート電極およびソース領域に接
続され、前記第２の溝キャパシタの前記容量電極および
第２の第２導電型拡散層がそれぞれ第１のインバータの
ＭＯＳトランジスタのゲート電極およびソース領域に接
続されているというものである。
表面部の第１導電型半導体領域に選択的に形成された一
対の第１の第２導電型拡散層をソース・ドレイン領域と
して有するＭＯＳトランジスタおよび負荷素子からそれ
ぞれ構成される第１のインバータおよび第２のインバー
タを有し、前記第１のインバータおよび第２のインバー
タのそれぞれ一方の入力端および出力端を他方の出力端
および入力端に交差接続したフリップ・フロップをメモ
リセルに有する半導体記憶装置において、前記第１導電
型半導体領域に設けられた溝、前記溝の表面部の前記第
１導電型半導体領域に選択的に形成された第２の第２導
電型拡散層、少なくとも前記溝部において前記第２の第
２導電型拡散層を被覆する容量誘電体膜、および前記容
量誘電体膜に被着された容量電極からそれぞれ構成され
る第１の溝キャパシタおよび第２の溝キャパシタを有
し、前記第１の溝キャパシタの前記容量電極および第２
の第２導電型拡散層がそれぞれ前記第２のインバータの
ＭＯＳトランジスタのゲート電極およびソース領域に接
続され、前記第２の溝キャパシタの前記容量電極および
第２の第２導電型拡散層がそれぞれ第１のインバータの
ＭＯＳトランジスタのゲート電極およびソース領域に接
続されているというものである。
【００１３】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例の半導体記憶装置
のメモリーセルの平面図、図２は図１のＡ−Ａ線拡大断
面図、図３は図１の一部を分けて示す平面図、図４は回
路図である。
のメモリーセルの平面図、図２は図１のＡ−Ａ線拡大断
面図、図３は図１の一部を分けて示す平面図、図４は回
路図である。
【００１５】この実施例はＮ型シリコン基板１０１の表
面部のＰ型半導体領域（Ｐウェル１０２）に選択的に形
成された一対の第１のＰ型拡散層１０６−１Ｄ，１０６
−１Ｓ，１０６−２Ｄ，１０６−２Ｓをソース・ドレイ
ン領域として有する駆動トランジスタＴ１，Ｔ２および
負荷抵抗からそれぞれ構成される第１のインバータおよ
び第２のインバータを有し、前述の第１のインバータお
よび第２のインバータのそれぞれ一方の入力端および出
力端を他方の出力端および入力端に交差接続したフリッ
プ・フロップをメモリセルに有する半導体記憶装置にお
いて、Ｐウェル１０２に設けられた溝１０４ｂ，１０４
ａ，溝１０４ｂ，１０４ａの表面部のＰウェル１０２に
選択的に形成された第２のＮ型拡散層１０６−１ＳＣ，
１０６−２ＳＣ、少なくとも溝部１０４ｂ，１０４ａに
おいて第２のＮ型拡散層１０６−１ＳＣ，１０６−２Ｓ
Ｃをそれぞれ被覆する容量誘電体膜１０５−Ｃ，および
容量誘電体膜１０５−Ｃに被着された容量電極１０８Ｃ
−Ｃらをそれぞれ構成される第１の溝キャパシタＣ１Ａ
および第２の溝キャパシタＣ２Ａを有し、第１の溝キャ
パシタＣ１Ａの容量電極および第２のＮ型拡散層１０６
−２ＳＣがそれぞれ第２のインバータのＭＯＳトランジ
スタＴ２のゲート電極１０８ｂ（Ｎ型拡散層１０６−１
Ｄに接続されている）およびソース領域（１０６−２Ｓ
…接地線であるＮ型拡散層１０６−ＧＮＤにより１０６
−１Ｓに接続されている）に接続され、第２の溝キャパ
シタ２Ａの容量電極および第２のＮ型拡散層がそれぞれ
第１のインバータのＭＯＳトランジスタＴ１のゲート電
極１０８Ｃ（Ｎ型拡散層１０６−２Ｄに接続されてい
る）およびソース領域（１０６−１Ｓ…Ｎ型拡散層１０
６−ＧＮＤにより１０６−２Ｓに接続）に接続されてい
る。
面部のＰ型半導体領域（Ｐウェル１０２）に選択的に形
成された一対の第１のＰ型拡散層１０６−１Ｄ，１０６
−１Ｓ，１０６−２Ｄ，１０６−２Ｓをソース・ドレイ
ン領域として有する駆動トランジスタＴ１，Ｔ２および
負荷抵抗からそれぞれ構成される第１のインバータおよ
び第２のインバータを有し、前述の第１のインバータお
よび第２のインバータのそれぞれ一方の入力端および出
力端を他方の出力端および入力端に交差接続したフリッ
プ・フロップをメモリセルに有する半導体記憶装置にお
いて、Ｐウェル１０２に設けられた溝１０４ｂ，１０４
ａ，溝１０４ｂ，１０４ａの表面部のＰウェル１０２に
選択的に形成された第２のＮ型拡散層１０６−１ＳＣ，
１０６−２ＳＣ、少なくとも溝部１０４ｂ，１０４ａに
おいて第２のＮ型拡散層１０６−１ＳＣ，１０６−２Ｓ
Ｃをそれぞれ被覆する容量誘電体膜１０５−Ｃ，および
容量誘電体膜１０５−Ｃに被着された容量電極１０８Ｃ
−Ｃらをそれぞれ構成される第１の溝キャパシタＣ１Ａ
および第２の溝キャパシタＣ２Ａを有し、第１の溝キャ
パシタＣ１Ａの容量電極および第２のＮ型拡散層１０６
−２ＳＣがそれぞれ第２のインバータのＭＯＳトランジ
スタＴ２のゲート電極１０８ｂ（Ｎ型拡散層１０６−１
Ｄに接続されている）およびソース領域（１０６−２Ｓ
…接地線であるＮ型拡散層１０６−ＧＮＤにより１０６
−１Ｓに接続されている）に接続され、第２の溝キャパ
シタ２Ａの容量電極および第２のＮ型拡散層がそれぞれ
第１のインバータのＭＯＳトランジスタＴ１のゲート電
極１０８Ｃ（Ｎ型拡散層１０６−２Ｄに接続されてい
る）およびソース領域（１０６−１Ｓ…Ｎ型拡散層１０
６−ＧＮＤにより１０６−２Ｓに接続）に接続されてい
る。
【００１６】すなわち、本発明の一実施例の半導体記憶
装置のメモリーセルは、回路構成上は従来例として説明
したメモリーセルと変わりはない。その相違点は、従来
例ではメモリーセルのノード容量を増やす為にそれぞれ
の駆動トランジスタＴ１，Ｔ２のドレイン側に設けられ
ていた溝が、駆動トランジスタのソース側に形成される
点と、容量電極の一つとして第１層の多結晶シリコンが
用いられている点である。次に、第１層の多結晶シリコ
ン膜が形成されるまでの工程について説明をし、本発明
のメモリーセルの構成と従来例との相違点を一層明らか
にする。
装置のメモリーセルは、回路構成上は従来例として説明
したメモリーセルと変わりはない。その相違点は、従来
例ではメモリーセルのノード容量を増やす為にそれぞれ
の駆動トランジスタＴ１，Ｔ２のドレイン側に設けられ
ていた溝が、駆動トランジスタのソース側に形成される
点と、容量電極の一つとして第１層の多結晶シリコンが
用いられている点である。次に、第１層の多結晶シリコ
ン膜が形成されるまでの工程について説明をし、本発明
のメモリーセルの構成と従来例との相違点を一層明らか
にする。
【００１７】Ｎ型シリコン基板１０１表面部にＰウェル
１０２が設けられその表面にはフィールド酸化膜１０３
に囲まれて素子形成領域１１５ａ，ｂ，ｃが区画されて
いる。
１０２が設けられその表面にはフィールド酸化膜１０３
に囲まれて素子形成領域１１５ａ，ｂ，ｃが区画されて
いる。
【００１８】素子形成領域１１５ａ，ｂ内にはそれぞれ
溝１０４ａ，１０４ｂが形成されており、素子形成領域
１１５ａ，ｂ，ｃ及び溝１０４ａ，１０４ｂの内側には
ゲート酸化膜１０５が設けられている。次に溝１０４
ａ，１０４ｂ内及び素子形成領域１１５ａ，ｂ，ｃ内の
所望の位置にＮ型拡散層１０６−２ＳＣ，１０６−１Ｓ
Ｃ，…を形成する。Ｎ型拡散層１０６−１ＳＣ，１０６
−２ＳＣはそれぞれ溝キャパシタＣ２Ａ，Ｃ１Ａの他方
の容量電極となる。
溝１０４ａ，１０４ｂが形成されており、素子形成領域
１１５ａ，ｂ，ｃ及び溝１０４ａ，１０４ｂの内側には
ゲート酸化膜１０５が設けられている。次に溝１０４
ａ，１０４ｂ内及び素子形成領域１１５ａ，ｂ，ｃ内の
所望の位置にＮ型拡散層１０６−２ＳＣ，１０６−１Ｓ
Ｃ，…を形成する。Ｎ型拡散層１０６−１ＳＣ，１０６
−２ＳＣはそれぞれ溝キャパシタＣ２Ａ，Ｃ１Ａの他方
の容量電極となる。
【００１９】次にフィールド酸化膜１０３上、ゲート酸
化膜１０５上及び溝１０４ａ，１０４ｂ内部に第１層の
多結晶シリコンから成るワード線１０８ａ（Ｗ）、ゲー
ト電極１０８ｂ，ｃ、容量電極（その一つは図２に１０
８Ｃ−Ｃとして表示。）を同時に形成する。
化膜１０５上及び溝１０４ａ，１０４ｂ内部に第１層の
多結晶シリコンから成るワード線１０８ａ（Ｗ）、ゲー
ト電極１０８ｂ，ｃ、容量電極（その一つは図２に１０
８Ｃ−Ｃとして表示。）を同時に形成する。
【００２０】以上説明した以外のメモリーセル構造は、
前述した従来例に於るそれと同様である。
前述した従来例に於るそれと同様である。
【００２１】溝キャパシタの電荷蓄積電極にＮ型拡散層
を使用していない（Ｎ型拡散層は電荷蓄積電極と対をな
すもう一方の容量電極で接地されている）ので、従来例
のようにＮ型拡散層をα粒子が通過することによる誤動
作の危険は除去される。
を使用していない（Ｎ型拡散層は電荷蓄積電極と対をな
すもう一方の容量電極で接地されている）ので、従来例
のようにＮ型拡散層をα粒子が通過することによる誤動
作の危険は除去される。
【００２２】図５は本発明の第２の実施例の半導体記憶
装置のメモリーセルの断面図である。
装置のメモリーセルの断面図である。
【００２３】第１の実施例との構造上の相違点は、溝内
部のメモリーセルノード容量に専用の容量誘電膜１２０
および容量電極１１９（第１層の多結晶シリコン膜）を
用いていることである。従って、第２層の多結晶シリコ
ン膜により駆動トランジスタゲート電極１０８ｂＡ，ｃ
Ａと、ワード線１０８ａＡを形成し、第３層の多結晶シ
リコン膜で抵抗素子１１２ａＡ（Ｒ１），１１２ｂＡ
（Ｒ２）を形成する。
部のメモリーセルノード容量に専用の容量誘電膜１２０
および容量電極１１９（第１層の多結晶シリコン膜）を
用いていることである。従って、第２層の多結晶シリコ
ン膜により駆動トランジスタゲート電極１０８ｂＡ，ｃ
Ａと、ワード線１０８ａＡを形成し、第３層の多結晶シ
リコン膜で抵抗素子１１２ａＡ（Ｒ１），１１２ｂＡ
（Ｒ２）を形成する。
【００２４】以上のように、電荷蓄積容量部にゲート酸
化膜１０５とは別の、誘電率の大きな容量誘電膜１２０
を用いることにより、トランジスタの特性に影響を与え
ることなく大きなセルノード容量を得ることができる利
点がある。
化膜１０５とは別の、誘電率の大きな容量誘電膜１２０
を用いることにより、トランジスタの特性に影響を与え
ることなく大きなセルノード容量を得ることができる利
点がある。
【００２５】
【発明の効果】以上説明した様に本発明は、メモリーセ
ルを構成する駆動トランジスタのソース領域に溝を設け
てそこに溝キャパシタを形成したのでメモリーセルに於
るノード部の拡散層面積を拡大することなく十分なノー
ド容量が得ることが出来る。従って、ノード部の拡散層
面積を小さく抑え、同時に大きなノード容量を確保する
ことにより、α粒子によってひき起こされるソフトエラ
ーが発生しにくいメモリーセルを実現できるという効果
を有している。
ルを構成する駆動トランジスタのソース領域に溝を設け
てそこに溝キャパシタを形成したのでメモリーセルに於
るノード部の拡散層面積を拡大することなく十分なノー
ド容量が得ることが出来る。従って、ノード部の拡散層
面積を小さく抑え、同時に大きなノード容量を確保する
ことにより、α粒子によってひき起こされるソフトエラ
ーが発生しにくいメモリーセルを実現できるという効果
を有している。
【図１】本発明の第１の実施例のメモリーセルの平面図
である。
である。
【図２】図１のＡ−Ａ線拡大断面図である。
【図３】図１の一部を分けて示す平面図である。
【図４】第１の実施例の回路図である。
【図５】本発明の第２の実施例を示す断面図でる。
【図６】従来例のメモリーセルの平面図である。
【図７】図６のＡ−Ａ線拡大断面図である。
【図８】図６の一部を分けて示す平面図である。
【図９】従来例の回路図である。
１０１ Ｎ型シリコン基板 １０２ Ｐウェル １０３ フィールド酸化膜 １０４ａ，ｂ 溝 １０５ ゲート酸化膜 １０５ｃ 容量誘電体膜 １０６−１Ｄ，１０６−１Ｓ，１０６−２ａ，１０６−
２ｂ Ｎ型拡散層 １０７ 酸化シリコン膜 １０８ａ〜１０８ｃ 第１層の多結晶シリコン膜（１
０８ａ（Ｗ）はワード線，１０８ｂはＴ２のゲート電
極，１０８ｃはＴ１のゲート電極） １０９ａ（Ｄ１），１０９ｂ（Ｄ２） ビット線（ア
ルミニウム系合金膜） １１０ａ，ｂ コンタクト孔 １１１ａ，ｂ ダイレクトコンタクト孔 １１２ａ（Ｒ１），１１２ｂ（Ｒ２） 負荷抵抗（第
２層の多結晶シリコン膜） １１３ａ，ｂ コンタクト孔 １１４ 窒化シリコン膜 １１５ａ，ｂ，ｃ 素子形成領域 １１６，１１７，１１８ 層間絶縁膜 １１９ 容量電極 １２０ 容量誘電体膜
２ｂ Ｎ型拡散層 １０７ 酸化シリコン膜 １０８ａ〜１０８ｃ 第１層の多結晶シリコン膜（１
０８ａ（Ｗ）はワード線，１０８ｂはＴ２のゲート電
極，１０８ｃはＴ１のゲート電極） １０９ａ（Ｄ１），１０９ｂ（Ｄ２） ビット線（ア
ルミニウム系合金膜） １１０ａ，ｂ コンタクト孔 １１１ａ，ｂ ダイレクトコンタクト孔 １１２ａ（Ｒ１），１１２ｂ（Ｒ２） 負荷抵抗（第
２層の多結晶シリコン膜） １１３ａ，ｂ コンタクト孔 １１４ 窒化シリコン膜 １１５ａ，ｂ，ｃ 素子形成領域 １１６，１１７，１１８ 層間絶縁膜 １１９ 容量電極 １２０ 容量誘電体膜
Claims (2)
- 【請求項１】 半導体基板の表面部の第１導電型半導体
領域に選択的に形成された一対の第１の２導電型拡散層
をソース・ドレイン領域として有するＭＯＳトランジス
タおよび負荷素子からそれぞれ構成される第１のインバ
ータおよび第２のインバータを有し、前記第１のインバ
ータおよび第２のインバータのそれぞれ一方の入力端お
よび出力端を他方の出力端および入力端に交差接続した
フリップ・フロップをメモリセルに有する半導体記憶装
置において、前記第１導電型半導体領域に設けられた
溝、前記溝の表面部の前記第１導電型半導体領域に選択
的に形成された第２の第２導電型拡散層、少なくとも前
記溝部において、前記第２の第２導電型拡散層を被覆す
る容量誘電体膜、および前記容量誘電体膜に被着された
容量電極からそれぞれ構成される第１の溝キャパシタお
よび第２の溝キャパシタを有し、前記第１の溝キャパシ
タの前記容量電極および第２の第２導電型拡散層がそれ
ぞれ第２のインバータのＭＯＳトランジスタのゲート電
極およびソース領域に接続され、前記第２の溝キャパシ
タの前記容量電極および第２の第２導電型拡散層がそれ
ぞれ第１のインバータのＭＯＳトランジスタのゲート電
極およびソース領域に接続されていることを特徴とする
半導体記憶装置。 - 【請求項２】 溝キャパシタの容量電極とＭＯＳトラン
ジスタのゲート電極がそれぞれ層次を異にする導電膜で
構成される請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07730493A JP3472590B2 (ja) | 1993-04-05 | 1993-04-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07730493A JP3472590B2 (ja) | 1993-04-05 | 1993-04-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291283A true JPH06291283A (ja) | 1994-10-18 |
| JP3472590B2 JP3472590B2 (ja) | 2003-12-02 |
Family
ID=13630176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07730493A Expired - Fee Related JP3472590B2 (ja) | 1993-04-05 | 1993-04-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3472590B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199428B2 (en) | 2004-04-09 | 2007-04-03 | Kabushiki Kaisha Toshiba | Master chip, semiconductor memory, and method for manufacturing semiconductor memory |
| JP2007521640A (ja) * | 2003-12-08 | 2007-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ノード・キャパシタンスを増加した半導体メモリ・デバイス |
| KR20200090968A (ko) * | 2008-10-24 | 2020-07-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
-
1993
- 1993-04-05 JP JP07730493A patent/JP3472590B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007521640A (ja) * | 2003-12-08 | 2007-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ノード・キャパシタンスを増加した半導体メモリ・デバイス |
| US7199428B2 (en) | 2004-04-09 | 2007-04-03 | Kabushiki Kaisha Toshiba | Master chip, semiconductor memory, and method for manufacturing semiconductor memory |
| KR100769785B1 (ko) * | 2004-04-09 | 2007-10-24 | 가부시끼가이샤 도시바 | 마스터 칩, 반도체 메모리, 및 반도체 메모리의 제조 방법 |
| CN100438043C (zh) * | 2004-04-09 | 2008-11-26 | 株式会社东芝 | 主芯片、半导体存储器、以及用于制造半导体存储器的方法 |
| KR20200090968A (ko) * | 2008-10-24 | 2020-07-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| KR20210054029A (ko) * | 2008-10-24 | 2021-05-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| KR20220041242A (ko) * | 2008-10-24 | 2022-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| US11563124B2 (en) | 2008-10-24 | 2023-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including flip-flop circuit which includes transistors |
| US12009434B2 (en) | 2008-10-24 | 2024-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistors and method for manufacturing the same |
| US12477781B2 (en) | 2008-10-24 | 2025-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3472590B2 (ja) | 2003-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5072286A (en) | Semiconductor memory device having memory cells including IG FETs in a symmetrical arrangement | |
| US6657885B2 (en) | Static semiconductor memory device | |
| US4984200A (en) | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement | |
| KR950002280B1 (ko) | 용량을 갖는 메모리 장치 | |
| US5619055A (en) | Semiconductor integrated circuit device | |
| KR100230426B1 (ko) | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 | |
| US4873560A (en) | Dynamic random access memory having buried word lines | |
| US5016070A (en) | Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors | |
| US6078074A (en) | Semiconductor device having multilayer metal interconnection | |
| KR100305440B1 (ko) | 반도체집적회로장치 | |
| US5453640A (en) | Semiconductor integrated circuit having MOS memory and bipolar peripherals | |
| JP3428240B2 (ja) | 半導体記憶装置 | |
| JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0419711B2 (ja) | ||
| JPH09270469A (ja) | 半導体メモリ装置 | |
| JPH11204662A (ja) | Ｓｒａｍ装置およびその製造方法 | |
| JP3128829B2 (ja) | 半導体メモリ装置 | |
| US5347152A (en) | Stacked CMOS latch with cross-coupled capacitors | |
| KR100195683B1 (ko) | 소프트 에러 억제 저항 부하형 sram 셀 | |
| KR100302091B1 (ko) | 모트간에간격이없는정적랜덤억세스메모리셀및이의형성방법 | |
| JP3472590B2 (ja) | 半導体記憶装置 | |
| JPH0815206B2 (ja) | 半導体記憶装置 | |
| JPH06103741B2 (ja) | 半導体記憶装置 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06105770B2 (ja) | ダイナミック型半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |