JPH06291309A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06291309A JPH06291309A JP5080394A JP8039493A JPH06291309A JP H06291309 A JPH06291309 A JP H06291309A JP 5080394 A JP5080394 A JP 5080394A JP 8039493 A JP8039493 A JP 8039493A JP H06291309 A JPH06291309 A JP H06291309A
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- JP
- Japan
- Prior art keywords
- source
- concentration
- gate electrode
- side portion
- gate
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置に関し、耐圧等の制限
からゲート長をある程度の値以上に設定した状態でも動
作速度の低下を抑えることができる半導体装置を提供す
ることを目的とする。 【構成】 下地の膜１上に形成されたゲート絶縁膜３
と、該ゲート絶縁膜３上に形成されたゲート電極４と、
該ゲート電極４を挟むように該下地の膜１に形成された
ソース／ドレイン拡散層５ａ、５ｂとを有し、トランジ
スタのしきい値を決定する該ソース／ドレイン拡散層５
ａ、５ｂ間のチャネル領域の不純物濃度を、デバイスの
平面方向においてドレイン側部分よりもソース側部分６
を高濃度にするように構成する。
からゲート長をある程度の値以上に設定した状態でも動
作速度の低下を抑えることができる半導体装置を提供す
ることを目的とする。 【構成】 下地の膜１上に形成されたゲート絶縁膜３
と、該ゲート絶縁膜３上に形成されたゲート電極４と、
該ゲート電極４を挟むように該下地の膜１に形成された
ソース／ドレイン拡散層５ａ、５ｂとを有し、トランジ
スタのしきい値を決定する該ソース／ドレイン拡散層５
ａ、５ｂ間のチャネル領域の不純物濃度を、デバイスの
平面方向においてドレイン側部分よりもソース側部分６
を高濃度にするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、ＭＯＳ型トランジスタ等に適用することがで
き、特に、耐圧等の制限からゲート長を確保した状態で
も動作速度の低下を抑えることができる半導体装置に関
する。近年、ＭＯＳ型トランジスタでは、その動作速度
に高速性が要求されており、これは例えば高耐圧デバイ
スにまで波及している。高速化するには、ゲート長の微
細化が最も効果的であることは一般的に良く知られてい
る。しかしながら、ゲート長を微細化すると高速化でき
る反面、トランジスタの耐圧劣化及びしきい値の低下等
を招き、高耐圧デバイス等においては致命的な現象を引
き起こすという不具合がある。
しくは、ＭＯＳ型トランジスタ等に適用することがで
き、特に、耐圧等の制限からゲート長を確保した状態で
も動作速度の低下を抑えることができる半導体装置に関
する。近年、ＭＯＳ型トランジスタでは、その動作速度
に高速性が要求されており、これは例えば高耐圧デバイ
スにまで波及している。高速化するには、ゲート長の微
細化が最も効果的であることは一般的に良く知られてい
る。しかしながら、ゲート長を微細化すると高速化でき
る反面、トランジスタの耐圧劣化及びしきい値の低下等
を招き、高耐圧デバイス等においては致命的な現象を引
き起こすという不具合がある。
【０００２】このため、ゲート電極を微細化することな
く耐圧及びしきい値の低下を最小限に抑えつつより高速
なＭＯＳ型トランジスタが要求されている。
く耐圧及びしきい値の低下を最小限に抑えつつより高速
なＭＯＳ型トランジスタが要求されている。
【０００３】
【従来の技術】図３は従来の半導体装置の構造を示す断
面図である。図示例はＭＯＳ型トランジスタに適用する
場合である。図３において、31は低濃度半導体基板（ウ
エルでもよい）であり、32は低濃度半導体基板31上に形
成された素子分離領域となるフィルード酸化膜であり、
33はフィルード酸化膜32間の低濃度半導体基板31上に形
成されたゲート酸化膜であり、34はゲート酸化膜33上に
形成されたゲート電極であり、35はゲート電極34を挟む
ように低濃度半導体基板31に形成されたソース／ドレイ
ン拡散層であり、36はゲート電極34下のソース／ドレイ
ン拡散層35間の低濃度半導体基板31に形成されたトラン
ジスタのしきい値制御のためのチャネル領域となる不純
物イオン注入領域である。
面図である。図示例はＭＯＳ型トランジスタに適用する
場合である。図３において、31は低濃度半導体基板（ウ
エルでもよい）であり、32は低濃度半導体基板31上に形
成された素子分離領域となるフィルード酸化膜であり、
33はフィルード酸化膜32間の低濃度半導体基板31上に形
成されたゲート酸化膜であり、34はゲート酸化膜33上に
形成されたゲート電極であり、35はゲート電極34を挟む
ように低濃度半導体基板31に形成されたソース／ドレイ
ン拡散層であり、36はゲート電極34下のソース／ドレイ
ン拡散層35間の低濃度半導体基板31に形成されたトラン
ジスタのしきい値制御のためのチャネル領域となる不純
物イオン注入領域である。
【０００４】従来は、ゲート電極34下のチャネル領域と
なる不純物イオン注入領域36の不純物濃度をイオン注入
法等により所定の濃度にすることで目的とするしきい値
にしていた。この場合、デバイスに垂直方向の不純物濃
度は一般に一定ではないが、デバイスの水平方向に関し
ては略一定である。
なる不純物イオン注入領域36の不純物濃度をイオン注入
法等により所定の濃度にすることで目的とするしきい値
にしていた。この場合、デバイスに垂直方向の不純物濃
度は一般に一定ではないが、デバイスの水平方向に関し
ては略一定である。
【０００５】
【発明が解決しようとする課題】上記した従来の半導体
装置では、耐圧の確保等の理由によりゲート長を大き目
な値（例えば２〜５μｍ）に設定しなければならないう
え、目的とするしきい値を得るために、チャネル領域と
なる不純物イオン注入領域36の不純物濃度をある一定の
値以上に高くしなければならず、この時、ゲート電極34
下のソース／ドレイン拡散層35間の低濃度半導体基板31
全面にチャネル領域となる不純物イオン注入領域36を形
成していた。このため、ゲート電極34下のソース／ドレ
イン拡散層35間の低濃度半導体基板31全面に形成したチ
ャネル領域となる不純物イオン注入領域36の不純物濃度
が高くなるので、デバイスの動作速度が低下してしまう
という問題があった。このように、チャネル領域である
不純物イオン注入領域36の不純物濃度が高くなって動作
速度が低下するのは、基板濃度の上昇により垂直電界が
強くなって移動度が低下することによるものと考えられ
ている。
装置では、耐圧の確保等の理由によりゲート長を大き目
な値（例えば２〜５μｍ）に設定しなければならないう
え、目的とするしきい値を得るために、チャネル領域と
なる不純物イオン注入領域36の不純物濃度をある一定の
値以上に高くしなければならず、この時、ゲート電極34
下のソース／ドレイン拡散層35間の低濃度半導体基板31
全面にチャネル領域となる不純物イオン注入領域36を形
成していた。このため、ゲート電極34下のソース／ドレ
イン拡散層35間の低濃度半導体基板31全面に形成したチ
ャネル領域となる不純物イオン注入領域36の不純物濃度
が高くなるので、デバイスの動作速度が低下してしまう
という問題があった。このように、チャネル領域である
不純物イオン注入領域36の不純物濃度が高くなって動作
速度が低下するのは、基板濃度の上昇により垂直電界が
強くなって移動度が低下することによるものと考えられ
ている。
【０００６】そこで本発明は、耐圧等の制限からゲート
長をある程度の値以上に設定した状態でも動作速度の低
下を抑えることができる半導体装置を提供することを目
的としている。
長をある程度の値以上に設定した状態でも動作速度の低
下を抑えることができる半導体装置を提供することを目
的としている。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、下地の膜上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極
と、該ゲート電極を挟むように該下地の膜に形成された
ソース／ドレイン拡散層とを有し、トランジスタのしき
い値を決定する該ソース／ドレイン拡散層間のチャネル
領域の不純物濃度を、デバイスの平面方向においてドレ
イン側部分よりもソース側部分を高濃度にすることを特
徴とするものである。
は上記目的達成のため、下地の膜上に形成されたゲート
絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極
と、該ゲート電極を挟むように該下地の膜に形成された
ソース／ドレイン拡散層とを有し、トランジスタのしき
い値を決定する該ソース／ドレイン拡散層間のチャネル
領域の不純物濃度を、デバイスの平面方向においてドレ
イン側部分よりもソース側部分を高濃度にすることを特
徴とするものである。
【０００８】
【作用】本発明では、トランジスタのしきい値を決定す
るソース／ドレイン拡散層間のチャネル領域の不純物濃
度を、デバイスの平面方向においてドレイン側部分より
もソース側部分を高濃度にして構成する。具体的には、
チャネル領域のソース側部分の濃度を、目的とするしき
い値を得るように不純物濃度を高め、それ以外のチャネ
ル領域のドレイン側部分の濃度を、しきい値がほとんど
０（Ｖ）になるくらいまで低い状態に抑えて構成する。
この構造では、ゲート電極に低電圧が印加された状態で
既にチャネル領域のドレイン側部分は、チャネルが形成
され始めているのに対し、チャネル領域のソース側部分
は、目的とするしきい値になるまでチャネルが開かない
ので、しきい値の低下は起こらないようにすることがで
きる。しかも、目的とするしきい値がゲート電極に印加
された時は、チャネル領域のドレイン側部分には更にコ
ンダクタンスの低いチャネルが形成されるので、その結
果、より動作速度の優れたデバイスを得ることができ
る。
るソース／ドレイン拡散層間のチャネル領域の不純物濃
度を、デバイスの平面方向においてドレイン側部分より
もソース側部分を高濃度にして構成する。具体的には、
チャネル領域のソース側部分の濃度を、目的とするしき
い値を得るように不純物濃度を高め、それ以外のチャネ
ル領域のドレイン側部分の濃度を、しきい値がほとんど
０（Ｖ）になるくらいまで低い状態に抑えて構成する。
この構造では、ゲート電極に低電圧が印加された状態で
既にチャネル領域のドレイン側部分は、チャネルが形成
され始めているのに対し、チャネル領域のソース側部分
は、目的とするしきい値になるまでチャネルが開かない
ので、しきい値の低下は起こらないようにすることがで
きる。しかも、目的とするしきい値がゲート電極に印加
された時は、チャネル領域のドレイン側部分には更にコ
ンダクタンスの低いチャネルが形成されるので、その結
果、より動作速度の優れたデバイスを得ることができ
る。
【０００９】本発明では、例えばゲート長を５μｍ程度
に設定し、チャネル領域のソース側部分の高濃度領域の
平面方向の長さを２μｍ程度に設定して実験した結果、
大幅な駆動能力の向上が確認された。また、その時にし
きい値の低下、耐圧の劣化等は発生しなかった。ちなみ
に高濃度領域の長さを２μｍのままに固定し、チャネル
内の位置をソース、ドレイン間の丁度中央に設定した時
は、上記２種のデバイスの正に中間レベルの特性を示し
た。この現象は、高濃度領域によって実効チャネル長が
設定され、その効果によって動作速度が向上したとする
考え方が誤りであることを示している。
に設定し、チャネル領域のソース側部分の高濃度領域の
平面方向の長さを２μｍ程度に設定して実験した結果、
大幅な駆動能力の向上が確認された。また、その時にし
きい値の低下、耐圧の劣化等は発生しなかった。ちなみ
に高濃度領域の長さを２μｍのままに固定し、チャネル
内の位置をソース、ドレイン間の丁度中央に設定した時
は、上記２種のデバイスの正に中間レベルの特性を示し
た。この現象は、高濃度領域によって実効チャネル長が
設定され、その効果によって動作速度が向上したとする
考え方が誤りであることを示している。
【００１０】従って、耐圧等の制限からゲート長をある
程度の値以上に設定した状態でも動作速度の劣化を最小
限に抑えることができる。
程度の値以上に設定した状態でも動作速度の劣化を最小
限に抑えることができる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の一実施例に則した半導体装置の構
造を示す断面図である。図示例はＮｃｈ ＭＯＳトラン
ジスタに適用する場合である。図１において、１はＳｉ
等の低濃度半導体基板（ウエルでもよい）であり、２は
低濃度半導体基板１上に形成された素子分離領域となる
フィールド酸化膜であり、３はフィールド酸化膜２間の
低濃度半導体基板１上に形成されたゲート酸化膜であ
り、４はゲート酸化膜３上に形成されたゲート電極であ
り、５ａ、５ｂはゲート電極４を挟むように低濃度半導
体基板１に形成されたソース拡散層、ドレイン拡散層で
あり、６はチャネル領域のソース側部分に形成されたト
ランジスタのしきい値制御のための不純物イオン注入領
域であり、この不純物イオン注入領域６は、チャネル領
域のドレイン側部分よりも不純物濃度が高濃度である。
する。図１は本発明の一実施例に則した半導体装置の構
造を示す断面図である。図示例はＮｃｈ ＭＯＳトラン
ジスタに適用する場合である。図１において、１はＳｉ
等の低濃度半導体基板（ウエルでもよい）であり、２は
低濃度半導体基板１上に形成された素子分離領域となる
フィールド酸化膜であり、３はフィールド酸化膜２間の
低濃度半導体基板１上に形成されたゲート酸化膜であ
り、４はゲート酸化膜３上に形成されたゲート電極であ
り、５ａ、５ｂはゲート電極４を挟むように低濃度半導
体基板１に形成されたソース拡散層、ドレイン拡散層で
あり、６はチャネル領域のソース側部分に形成されたト
ランジスタのしきい値制御のための不純物イオン注入領
域であり、この不純物イオン注入領域６は、チャネル領
域のドレイン側部分よりも不純物濃度が高濃度である。
【００１２】次に、図２は本発明の一実施例に則した半
導体装置の製造方法を示す図である。図２において、図
１と同一符号は同一又は相当部分を示し、11、12は開口
部11ａ、12ａを有するレジストパターンである。本実施
例では、まず、図２（ａ）に示すように、ＬＯＣＯＳ法
によりＳｉ低濃度半導体基板１に膜厚６０００〜８００
０Å程度のフィールド酸化膜２を形成し、熱酸化法等に
よりフィールド酸化膜２間のＳｉ低濃度半導体基板１に
膜厚５００〜７００Å程度のゲート酸化膜３を形成した
後、しきい値が０（Ｖ）程度になるｐ型低濃度半導体基
板１（例えば比抵抗２０〜５０Ωｍ程度）に形成された
素子領域の将来ソースを形成する部分と適当な値だけチ
ャネル部分とオーバーラップするようにレジストをパタ
ーニングして開口部11ａを有するレジストパターン11を
形成し、このレジストパターン11をマスクに用い、ｐ型
不純物（例えばボロン）を低濃度半導体基板１内にイオ
ン注入してしきい値制御を行う。この時のイオン注入条
件は、３０ｋｅＶ、２〜４×１０11ｃｍ-2である。
導体装置の製造方法を示す図である。図２において、図
１と同一符号は同一又は相当部分を示し、11、12は開口
部11ａ、12ａを有するレジストパターンである。本実施
例では、まず、図２（ａ）に示すように、ＬＯＣＯＳ法
によりＳｉ低濃度半導体基板１に膜厚６０００〜８００
０Å程度のフィールド酸化膜２を形成し、熱酸化法等に
よりフィールド酸化膜２間のＳｉ低濃度半導体基板１に
膜厚５００〜７００Å程度のゲート酸化膜３を形成した
後、しきい値が０（Ｖ）程度になるｐ型低濃度半導体基
板１（例えば比抵抗２０〜５０Ωｍ程度）に形成された
素子領域の将来ソースを形成する部分と適当な値だけチ
ャネル部分とオーバーラップするようにレジストをパタ
ーニングして開口部11ａを有するレジストパターン11を
形成し、このレジストパターン11をマスクに用い、ｐ型
不純物（例えばボロン）を低濃度半導体基板１内にイオ
ン注入してしきい値制御を行う。この時のイオン注入条
件は、３０ｋｅＶ、２〜４×１０11ｃｍ-2である。
【００１３】次に、図２（ｂ）に示すように、レジスト
パターン11を除去し、低濃度半導体基板１を９５０℃、
２０分程度アニール（但し、ゲート電極形成後が主であ
る）して低濃度半導体基板１内に導入したｐ型不純物を
活性化して不純物イオン注入領域６を形成した後、ＣＶ
Ｄ法、ＲＩＥ法等によりゲート酸化膜３上に膜厚４００
０Å程度のゲート電極４を形成する。なお、不純物イオ
ン注入領域６形成のための活性化アニールは、レジスト
パターン11除去後直ちに行うのではなく、ゲート電極４
形成以降に適宜行ってもよい。
パターン11を除去し、低濃度半導体基板１を９５０℃、
２０分程度アニール（但し、ゲート電極形成後が主であ
る）して低濃度半導体基板１内に導入したｐ型不純物を
活性化して不純物イオン注入領域６を形成した後、ＣＶ
Ｄ法、ＲＩＥ法等によりゲート酸化膜３上に膜厚４００
０Å程度のゲート電極４を形成する。なお、不純物イオ
ン注入領域６形成のための活性化アニールは、レジスト
パターン11除去後直ちに行うのではなく、ゲート電極４
形成以降に適宜行ってもよい。
【００１４】次に、図２（ｃ）に示すように、ソース、
ドレイン形成のためのレジストパターニングを行って、
開口部12ａを有するレジストパターン12を形成した後、
このレジストパターン12をマスクに用い、ｐ型不純物
（例えばボロン）を高濃度で低濃度半導体基板１内にイ
オン注入した後、低濃度半導体基板１を１０５０℃、１
０分アニールして、このｐ型不純物を活性化してソース
拡散層５ａ及びドレイン拡散層５ｂを形成することによ
り、図１に示すような半導体装置を得ることができる。
この時、ソース拡散層５ａ及びドレイン拡散層５ｂが形
成されてチャネル領域におけるしきい値をコントロール
する不純物イオン注入領域６は、トランジスタのチャネ
ル領域のソース側部分のみに形成される。なお、この時
のイオン注入条件は、３０ｋｅＶ、２〜４×１０11ｃｍ
-2である。
ドレイン形成のためのレジストパターニングを行って、
開口部12ａを有するレジストパターン12を形成した後、
このレジストパターン12をマスクに用い、ｐ型不純物
（例えばボロン）を高濃度で低濃度半導体基板１内にイ
オン注入した後、低濃度半導体基板１を１０５０℃、１
０分アニールして、このｐ型不純物を活性化してソース
拡散層５ａ及びドレイン拡散層５ｂを形成することによ
り、図１に示すような半導体装置を得ることができる。
この時、ソース拡散層５ａ及びドレイン拡散層５ｂが形
成されてチャネル領域におけるしきい値をコントロール
する不純物イオン注入領域６は、トランジスタのチャネ
ル領域のソース側部分のみに形成される。なお、この時
のイオン注入条件は、３０ｋｅＶ、２〜４×１０11ｃｍ
-2である。
【００１５】このように、本実施例では、チャネル領域
のソース側の不純物イオン注入領域６の濃度を、目的と
するしきい値を得るように不純物濃度を高め、それ以外
のチャネル領域のドレイン側部分の濃度を、しきい値が
ほとんど０（Ｖ）になるくらいまで低い状態に抑えて構
成している。このため、ゲート電極４に低電圧が印加さ
れた状態で既にチャネル領域のドレイン側部分は、チャ
ネルが形成され始めるのに対し、チャネル領域のソース
側部分は、目的とするしきい値になるまでチャネルが開
かないので、しきい値の低下は起こらないようにするこ
とができる。しかも、目的とするしきい値がゲート電極
４に印加された時は、チャネル領域のドレイン側部分に
は更にコンダクタンスの低いチャネルが形成されるの
で、その結果、より動作速度の優れたデバイスを得るこ
とができる。
のソース側の不純物イオン注入領域６の濃度を、目的と
するしきい値を得るように不純物濃度を高め、それ以外
のチャネル領域のドレイン側部分の濃度を、しきい値が
ほとんど０（Ｖ）になるくらいまで低い状態に抑えて構
成している。このため、ゲート電極４に低電圧が印加さ
れた状態で既にチャネル領域のドレイン側部分は、チャ
ネルが形成され始めるのに対し、チャネル領域のソース
側部分は、目的とするしきい値になるまでチャネルが開
かないので、しきい値の低下は起こらないようにするこ
とができる。しかも、目的とするしきい値がゲート電極
４に印加された時は、チャネル領域のドレイン側部分に
は更にコンダクタンスの低いチャネルが形成されるの
で、その結果、より動作速度の優れたデバイスを得るこ
とができる。
【００１６】なお、上記実施例では、Ｎｃｈトランジス
タを例示して説明したが、本発明はれのみに限定される
ものではなく、Ｐｃｈトランジスタにも適用させること
ができる。また、ＭＯＳトランジスタを例示して説明し
たが、ＭＯＳトランジスタ以外のＭＩＳトランジスタ等
にも適用させることができる。
タを例示して説明したが、本発明はれのみに限定される
ものではなく、Ｐｃｈトランジスタにも適用させること
ができる。また、ＭＯＳトランジスタを例示して説明し
たが、ＭＯＳトランジスタ以外のＭＩＳトランジスタ等
にも適用させることができる。
【００１７】
【発明の効果】本発明によれば、耐圧等の制限からゲー
ト長をある程度の値以上に設定した状態でも動作速度の
低下を抑えることができるという効果がある。
ト長をある程度の値以上に設定した状態でも動作速度の
低下を抑えることができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を示す図である。
法を示す図である。
【図３】従来例の半導体装置の構造を示す断面図であ
る。
る。
１ 低濃度半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ａ ソース拡散層 ５ｂ ドレイン拡散層 ６ 不純物イオン注入領域 11、12 レジストパターン 11ａ、12ａ 開口部
Claims (1)
- 【請求項１】 下地の膜（１）上に形成されたゲート絶
縁膜（３）と、該ゲート絶縁膜（３）上に形成されたゲ
ート電極（４）と、該ゲート電極（４）を挟むように該
下地の膜（１）に形成されたソース／ドレイン拡散層
（５ａ、５ｂ）とを有し、トランジスタのしきい値を決
定する該ソース／ドレイン拡散層（５ａ、５ｂ）間のチ
ャネル領域の不純物濃度を、デバイスの平面方向におい
てドレイン側部分よりもソース側部分（６）を高濃度に
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080394A JPH06291309A (ja) | 1993-04-07 | 1993-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080394A JPH06291309A (ja) | 1993-04-07 | 1993-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291309A true JPH06291309A (ja) | 1994-10-18 |
Family
ID=13717079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5080394A Withdrawn JPH06291309A (ja) | 1993-04-07 | 1993-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291309A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| JP2006344660A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2006351562A (ja) * | 2005-06-13 | 2006-12-28 | Seiko Instruments Inc | 半導体装置 |
| JP2007053257A (ja) * | 2005-08-18 | 2007-03-01 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-04-07 JP JP5080394A patent/JPH06291309A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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