JPH06291318A - 薄膜トランジスタマトリクス装置及びその製造方法 - Google Patents
薄膜トランジスタマトリクス装置及びその製造方法Info
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- JPH06291318A JPH06291318A JP22257793A JP22257793A JPH06291318A JP H06291318 A JPH06291318 A JP H06291318A JP 22257793 A JP22257793 A JP 22257793A JP 22257793 A JP22257793 A JP 22257793A JP H06291318 A JPH06291318 A JP H06291318A
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- thin film
- matrix device
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Abstract
(57)【要約】
【目的】本発明は、製造プロセスの簡略化が可能なＴＦ
Ｔマトリクス装置及びその製造方法を提供することを目
的とする。 【構成】透明絶縁性基板１０上に、ゲート電極１１、Ｓ
ｉ3 Ｎ4 膜１３ａからなるゲート絶縁膜１３、α−Ｓｉ
膜からなる動作半導体層１４、及びＳｉ3 Ｎ4 膜からな
るチャネル保護膜１５が順に積層され、動作半導体層１
４周辺部はチャネル保護膜１５から外側にはみ出してい
る。動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上に、Ｚ
ｎＯ膜にＡｌが添加された透明導電膜であるＺｎＯ：Ａ
ｌ膜１７及びＣｒ膜１８が順に積層された複合膜からな
るソース電極１９及びドレイン電極２０が相対して形成
され、これらのＺｎＯ：Ａｌ膜１７が動作半導体層１４
と良好なオーミックコンタクトをなしている。ソース電
極１９に接続して、ＺｎＯ：Ａｌ膜１７からなる画素電
極２１が形成されている。
Ｔマトリクス装置及びその製造方法を提供することを目
的とする。 【構成】透明絶縁性基板１０上に、ゲート電極１１、Ｓ
ｉ3 Ｎ4 膜１３ａからなるゲート絶縁膜１３、α−Ｓｉ
膜からなる動作半導体層１４、及びＳｉ3 Ｎ4 膜からな
るチャネル保護膜１５が順に積層され、動作半導体層１
４周辺部はチャネル保護膜１５から外側にはみ出してい
る。動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上に、Ｚ
ｎＯ膜にＡｌが添加された透明導電膜であるＺｎＯ：Ａ
ｌ膜１７及びＣｒ膜１８が順に積層された複合膜からな
るソース電極１９及びドレイン電極２０が相対して形成
され、これらのＺｎＯ：Ａｌ膜１７が動作半導体層１４
と良好なオーミックコンタクトをなしている。ソース電
極１９に接続して、ＺｎＯ：Ａｌ膜１７からなる画素電
極２１が形成されている。
Description
【０００１】
【産業上の利用分野】本発明はＴＦＴ（薄膜トランジス
タ）マトリクス装置及びその製造方法に係り、特にアク
ティブマトリクス装置駆動方式による液晶表示パネル等
に構成されるＴＦＴマトリクス装置及びその製造方法に
関する。
タ）マトリクス装置及びその製造方法に係り、特にアク
ティブマトリクス装置駆動方式による液晶表示パネル等
に構成されるＴＦＴマトリクス装置及びその製造方法に
関する。
【０００２】
【従来の技術】アクティブマトリクス装置駆動方式によ
るＬＣＤ（液晶表示）パネルは、ドット表示を行う個々
の画素に対応してマトリクス状にＴＦＴを配設して、各
画素にメモリ機能を持たせ、コントラスト良く多ライン
の表示を可能としている。このようなＬＣＤパネルは、
例えば、Ｘ・Ｙ方向に交差してマトリクス状に配設され
た多数のゲートバスラインとドレインバスラインに駆動
電圧を印加し、各バスライン交差部に配設されたＴＦＴ
を選択駆動することにより、対応する所望の画素をドッ
ト表示するように構成されている。
るＬＣＤ（液晶表示）パネルは、ドット表示を行う個々
の画素に対応してマトリクス状にＴＦＴを配設して、各
画素にメモリ機能を持たせ、コントラスト良く多ライン
の表示を可能としている。このようなＬＣＤパネルは、
例えば、Ｘ・Ｙ方向に交差してマトリクス状に配設され
た多数のゲートバスラインとドレインバスラインに駆動
電圧を印加し、各バスライン交差部に配設されたＴＦＴ
を選択駆動することにより、対応する所望の画素をドッ
ト表示するように構成されている。
【０００３】以下、かかるＬＣＤパネルに用いられる従
来のＴＦＴマトリクス装置の製造方法を、図１３及び図
１４を用いて説明する。尚、図１３（ａ）〜図１４
（ｅ）は工程断面図であり、図１３（ａ′）〜図１４
（ｅ′）は工程平面図である。そして図１３（ａ′）の
Ａ−Ａ′線断面図画が図１３（ａ）に相当する。図１３
（ａ）、（ａ′）に示すように、透明絶縁性ガスラ基板
７０上に、例えばＴｉ（チタン）からなるゲート電極７
１及びゲートバスライン７２を一体的に形成した後、Ｐ
−ＣＶＤ（プラズマ気相成長）法により、ＳｉＨ4 （モ
ノシラン）とＮＨ3 （アンモニア）との混合ガスを用い
て、厚さ４００ｎｍのＳｉ3 Ｎ4（窒化シリコン）膜７
３ａを全面に成膜する。尚、このＳｉ3 Ｎ4 膜７３ａの
代わりに、ＳｉＯX ＮY （シリコンオキシナイトライ
ド）膜を用いてもよい。
来のＴＦＴマトリクス装置の製造方法を、図１３及び図
１４を用いて説明する。尚、図１３（ａ）〜図１４
（ｅ）は工程断面図であり、図１３（ａ′）〜図１４
（ｅ′）は工程平面図である。そして図１３（ａ′）の
Ａ−Ａ′線断面図画が図１３（ａ）に相当する。図１３
（ａ）、（ａ′）に示すように、透明絶縁性ガスラ基板
７０上に、例えばＴｉ（チタン）からなるゲート電極７
１及びゲートバスライン７２を一体的に形成した後、Ｐ
−ＣＶＤ（プラズマ気相成長）法により、ＳｉＨ4 （モ
ノシラン）とＮＨ3 （アンモニア）との混合ガスを用い
て、厚さ４００ｎｍのＳｉ3 Ｎ4（窒化シリコン）膜７
３ａを全面に成膜する。尚、このＳｉ3 Ｎ4 膜７３ａの
代わりに、ＳｉＯX ＮY （シリコンオキシナイトライ
ド）膜を用いてもよい。
【０００４】続いて、ＳｉＨ4 ガス及びＨ2 （水素）ガ
スを用いて、厚さ１５〜５０ｎｍのα−Ｓｉ（アモルフ
ァスシリコン）膜７４ａを成膜し、更に厚さ１２０ｎｍ
のＳｉ3 Ｎ4 膜７５ａを成膜する。こうして、Ｓｉ3 Ｎ
4 膜７３ａ／α−Ｓｉ膜７４ａ／Ｓｉ3 Ｎ4 膜７５ａの
三層を連続的に積層する。ここで、ゲート電極７１上の
Ｓｉ3 Ｎ4 膜７３ａを特にゲート絶縁膜７３と呼ぶ。
スを用いて、厚さ１５〜５０ｎｍのα−Ｓｉ（アモルフ
ァスシリコン）膜７４ａを成膜し、更に厚さ１２０ｎｍ
のＳｉ3 Ｎ4 膜７５ａを成膜する。こうして、Ｓｉ3 Ｎ
4 膜７３ａ／α−Ｓｉ膜７４ａ／Ｓｉ3 Ｎ4 膜７５ａの
三層を連続的に積層する。ここで、ゲート電極７１上の
Ｓｉ3 Ｎ4 膜７３ａを特にゲート絶縁膜７３と呼ぶ。
【０００５】次いで、図１３（ｂ）、（ｂ′）に示すよ
うに、Ｓｉ3 Ｎ4 膜７５ａ上の全面にポジ型のフォトレ
ジスト膜（図示せず）を塗布した後、透明絶縁性ガスラ
基板７０裏面より紫外線を照射する方法を用い、現像を
行うと、ゲート電極７１がマスクとなって紫外線を遮蔽
し、ゲート電極７１上方のＳｉ3 Ｎ4 膜７５ａ上にのみ
フォトレジスト膜を残存させることができる。
うに、Ｓｉ3 Ｎ4 膜７５ａ上の全面にポジ型のフォトレ
ジスト膜（図示せず）を塗布した後、透明絶縁性ガスラ
基板７０裏面より紫外線を照射する方法を用い、現像を
行うと、ゲート電極７１がマスクとなって紫外線を遮蔽
し、ゲート電極７１上方のＳｉ3 Ｎ4 膜７５ａ上にのみ
フォトレジスト膜を残存させることができる。
【０００６】続いて、緩衝弗酸水溶液により、このフォ
トレジスト膜で覆われていない領域のＳｉ3 Ｎ4 膜７５
ａをエッチング除去して、Ｓｉ3 Ｎ4 膜からなるチャネ
ル保護膜７５を、島状にパターニングする。その後、フ
ォトレジスト膜を剥離除去する。次いで、図１３（ｃ）
に示すように、露出したα−Ｓｉ膜７４ａ及びチャネル
保護膜７５上に、Ｐ−ＣＶＤ法により、ＳｉＨ4 ガスと
Ｈ2 ベースの１〜０．５％のＰＨ3 （ホスフィン）との
混合ガスを用いて、ｎ+ 型α−Ｓｉ層７６を形成する。
続いて、このｎ+ 型α−Ｓｉ層７６上に、スパッタ法に
より、厚さ１００ｎｍの不透明導電膜、例えばＴｉ膜７
７を成膜する。
トレジスト膜で覆われていない領域のＳｉ3 Ｎ4 膜７５
ａをエッチング除去して、Ｓｉ3 Ｎ4 膜からなるチャネ
ル保護膜７５を、島状にパターニングする。その後、フ
ォトレジスト膜を剥離除去する。次いで、図１３（ｃ）
に示すように、露出したα−Ｓｉ膜７４ａ及びチャネル
保護膜７５上に、Ｐ−ＣＶＤ法により、ＳｉＨ4 ガスと
Ｈ2 ベースの１〜０．５％のＰＨ3 （ホスフィン）との
混合ガスを用いて、ｎ+ 型α−Ｓｉ層７６を形成する。
続いて、このｎ+ 型α−Ｓｉ層７６上に、スパッタ法に
より、厚さ１００ｎｍの不透明導電膜、例えばＴｉ膜７
７を成膜する。
【０００７】尚、Ｐ−ＣＶＤ法によってｎ+ 型α−Ｓｉ
層７６を形成する代わりに、α−Ｓｉ層を形成した後、
ｎ型不純物のイオン注入を行う方法もあるが、ＬＣＤパ
ネルのＴＦＴには、Ｐ−ＣＶＤ法による方法が主に用い
られている。次いで、図１４（ｄ）、（ｄ′）に示すよ
うに、Ｔｉ膜７７、ｎ+ 型α−Ｓｉ層７６、及びα−Ｓ
ｉ膜７４ａを所定の形状にパターニングして、α−Ｓｉ
膜からなる動作半導体層７４、動作半導体層７４に接続
するｎ+ 型α−Ｓｉ層７６及びＴｉ膜７７からなるソー
ス電極７８及びドレイン電極７９、並びにドレイン電極
７９に接続するｎ+ 型α−Ｓｉ層７６及びＴｉ膜７７か
らなるドレインバスライン８０を形成する。
層７６を形成する代わりに、α−Ｓｉ層を形成した後、
ｎ型不純物のイオン注入を行う方法もあるが、ＬＣＤパ
ネルのＴＦＴには、Ｐ−ＣＶＤ法による方法が主に用い
られている。次いで、図１４（ｄ）、（ｄ′）に示すよ
うに、Ｔｉ膜７７、ｎ+ 型α−Ｓｉ層７６、及びα−Ｓ
ｉ膜７４ａを所定の形状にパターニングして、α−Ｓｉ
膜からなる動作半導体層７４、動作半導体層７４に接続
するｎ+ 型α−Ｓｉ層７６及びＴｉ膜７７からなるソー
ス電極７８及びドレイン電極７９、並びにドレイン電極
７９に接続するｎ+ 型α−Ｓｉ層７６及びＴｉ膜７７か
らなるドレインバスライン８０を形成する。
【０００８】次いで、図１４（ｅ）、（ｅ′）に示すよ
うに、透明導電膜であるＩＴＯ（酸化錫：インジウム）
膜からなる画素電極８１を、ソース電極７８に接続させ
て形成する。更に、ドレインバスライン８０の低抵抗化
のためにバスラインのみ別途パターニングを行う場合も
ある。従って、このようにして作製されたＬＣＤパネル
用のＴＦＴマトリクス装置は、透明絶縁性ガラス基板３
１上に、多数のゲートバスライン７２とドレインバスラ
イン８０とが、Ｓｉ3 Ｎ4 膜７３ａを介して、例えばＸ
Ｙ方向に交差した形に配設されている。また、その各両
バスライン７２、８０の多数の交差部には、ゲート電極
７１と、このゲート電極７１上にゲート絶縁膜７３を介
して形成されたα−Ｓｉ膜からなる動作半導体層７４
と、この動作半導体層７４上に相対して形成されたソー
ス電極７８及びドレイン電極７９とを有し、ソース電極
７８及びドレイン電極７９のｎ+ 型α−Ｓｉ層７６が動
作半導体層７４とオーミックコンタクトしているＴＦＴ
が、マトリクス状には配設されている。更に、ソース電
極７８には、ＩＴＯ膜からなる画素電極８１が接続され
ている。
うに、透明導電膜であるＩＴＯ（酸化錫：インジウム）
膜からなる画素電極８１を、ソース電極７８に接続させ
て形成する。更に、ドレインバスライン８０の低抵抗化
のためにバスラインのみ別途パターニングを行う場合も
ある。従って、このようにして作製されたＬＣＤパネル
用のＴＦＴマトリクス装置は、透明絶縁性ガラス基板３
１上に、多数のゲートバスライン７２とドレインバスラ
イン８０とが、Ｓｉ3 Ｎ4 膜７３ａを介して、例えばＸ
Ｙ方向に交差した形に配設されている。また、その各両
バスライン７２、８０の多数の交差部には、ゲート電極
７１と、このゲート電極７１上にゲート絶縁膜７３を介
して形成されたα−Ｓｉ膜からなる動作半導体層７４
と、この動作半導体層７４上に相対して形成されたソー
ス電極７８及びドレイン電極７９とを有し、ソース電極
７８及びドレイン電極７９のｎ+ 型α−Ｓｉ層７６が動
作半導体層７４とオーミックコンタクトしているＴＦＴ
が、マトリクス状には配設されている。更に、ソース電
極７８には、ＩＴＯ膜からなる画素電極８１が接続され
ている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴマトリクス装置の製造方法は、その製造工程
が長く、ＴＦＴマトリクス装置を用いたＬＣＤパネルの
コストダウンを図るには製造プロセスの簡略化が必須で
ある。このため、工程を簡略化する方法として、図１５
に示されるような製造方法が提案されている（特願平５
−１６９２８８号参照）。
来のＴＦＴマトリクス装置の製造方法は、その製造工程
が長く、ＴＦＴマトリクス装置を用いたＬＣＤパネルの
コストダウンを図るには製造プロセスの簡略化が必須で
ある。このため、工程を簡略化する方法として、図１５
に示されるような製造方法が提案されている（特願平５
−１６９２８８号参照）。
【００１０】図１５（ａ）〜（ｅ）は、この提案されて
いるＴＦＴマトリクス装置の製造方法を説明するための
工程断面図、図１５（ａ′）〜（ｅ′）は工程平面図で
あり、図１５（ａ′）のＡ−Ａ′線断面図画が図１５
（ａ）に相当する。尚、上記図１３及び図１４に示すＴ
ＦＴマトリクス装置の構成要素と同一の構成要素には同
一の符号を付して説明を省略する。
いるＴＦＴマトリクス装置の製造方法を説明するための
工程断面図、図１５（ａ′）〜（ｅ′）は工程平面図で
あり、図１５（ａ′）のＡ−Ａ′線断面図画が図１５
（ａ）に相当する。尚、上記図１３及び図１４に示すＴ
ＦＴマトリクス装置の構成要素と同一の構成要素には同
一の符号を付して説明を省略する。
【００１１】図１５（ａ）、（ａ′）に示すように、従
来方法と同様にして、透明絶縁性ガスラ基板７０上に、
ゲート電極７１及びゲートバスライン７２を一体的に形
成した後、Ｐ−ＣＶＤ法により、厚さ４００ｎｍのＳｉ
3 Ｎ4 膜７３ａ、厚さ１５〜５０ｎｍのα−Ｓｉ膜７４
ａ、厚さ１２０ｎｍのＳｉ3 Ｎ4 膜７５ａを連続的に成
膜する。
来方法と同様にして、透明絶縁性ガスラ基板７０上に、
ゲート電極７１及びゲートバスライン７２を一体的に形
成した後、Ｐ−ＣＶＤ法により、厚さ４００ｎｍのＳｉ
3 Ｎ4 膜７３ａ、厚さ１５〜５０ｎｍのα−Ｓｉ膜７４
ａ、厚さ１２０ｎｍのＳｉ3 Ｎ4 膜７５ａを連続的に成
膜する。
【００１２】次いで、図１５（ｂ）に示すように、Ｓｉ
3 Ｎ4 膜７５ａ上にポジ型のフォトレジスト膜８２を塗
布した後、透明絶縁性ガスラ基板７０裏面より紫外線を
照射する方法を用いて、ゲート電極７１上方のＳｉ3 Ｎ
4 膜７５ａ上にのみフォトレジスト膜８２をパターニン
グする。そしてこの島状にパターニングされたフォトレ
ジスト膜８２をマスクとし、ウエットエッチングを用い
てＳｉ3 Ｎ4 膜７５ａをフォトレジスト膜８２のパター
ンより内側になるようにオーバーエッチングを行ってチ
ャネル保護膜７５を形成すると共に、異方性のドライエ
ッチングを用いてα−Ｓｉ膜７４ａをフォトレジスト膜
４６のパターン幅と同等にして動作半導体層７４を形成
する。
3 Ｎ4 膜７５ａ上にポジ型のフォトレジスト膜８２を塗
布した後、透明絶縁性ガスラ基板７０裏面より紫外線を
照射する方法を用いて、ゲート電極７１上方のＳｉ3 Ｎ
4 膜７５ａ上にのみフォトレジスト膜８２をパターニン
グする。そしてこの島状にパターニングされたフォトレ
ジスト膜８２をマスクとし、ウエットエッチングを用い
てＳｉ3 Ｎ4 膜７５ａをフォトレジスト膜８２のパター
ンより内側になるようにオーバーエッチングを行ってチ
ャネル保護膜７５を形成すると共に、異方性のドライエ
ッチングを用いてα−Ｓｉ膜７４ａをフォトレジスト膜
４６のパターン幅と同等にして動作半導体層７４を形成
する。
【００１３】こうしてα−Ｓｉ膜７４ａのアイランド化
を行って動作半導体層７４を形成すると共に、動作半導
体層７４と後の工程度形成するソース電極及びドレイン
電極とを接続させるために、動作半導体層７４の周辺部
がチャネル保護膜７５の外側にはみ出すようにする。次
いで、図１５（ｃ）、（ｃ′）に示すように、フォトレ
ジスト膜８２を剥離した後、イオン注入法により、チャ
ネル保護膜７５をマスクとして、例えば加速電圧１０〜
３０ＫｅＶ、ドーズ量１×１０15ｃｍ-2の条件でＰ+
（燐）イオンを動作半導体層７４に注入し、チャネル保
護膜７５より外側にはみ出した領域に高濃度のｎ+ 型不
純物領域８３を形成する。
を行って動作半導体層７４を形成すると共に、動作半導
体層７４と後の工程度形成するソース電極及びドレイン
電極とを接続させるために、動作半導体層７４の周辺部
がチャネル保護膜７５の外側にはみ出すようにする。次
いで、図１５（ｃ）、（ｃ′）に示すように、フォトレ
ジスト膜８２を剥離した後、イオン注入法により、チャ
ネル保護膜７５をマスクとして、例えば加速電圧１０〜
３０ＫｅＶ、ドーズ量１×１０15ｃｍ-2の条件でＰ+
（燐）イオンを動作半導体層７４に注入し、チャネル保
護膜７５より外側にはみ出した領域に高濃度のｎ+ 型不
純物領域８３を形成する。
【００１４】次いで、図１５（ｄ）、（ｄ′）に示すよ
うに、透明導電膜であるＩＴＯ膜８４及び不透明導電膜
であるＭｏ（モリブデン）膜８５を被覆した後、これら
のＩＴＯ膜８４及びＭｏ膜８５を所定の形状にパターニ
ングして、動作半導体層７４のｎ+ 型不純物領域８３に
接続するＩＴＯ膜８４及びＭｏ膜８５からなるソース電
極８６及びドレイン電極８７、ソース電極８６に接続す
るＩＴＯ膜８４からなる画素電極８８、並びにドレイン
電極８６に接続するＩＴＯ膜８４及びＭｏ膜８５からな
るドレインバスライン８９を形成する。続いて、画素電
極８８上のＭｏ膜８５を選択的に除去し開口部を形成し
てＩＴＯ膜８４を露出させ、画素電極８８からなる画素
部の透明化を行う。
うに、透明導電膜であるＩＴＯ膜８４及び不透明導電膜
であるＭｏ（モリブデン）膜８５を被覆した後、これら
のＩＴＯ膜８４及びＭｏ膜８５を所定の形状にパターニ
ングして、動作半導体層７４のｎ+ 型不純物領域８３に
接続するＩＴＯ膜８４及びＭｏ膜８５からなるソース電
極８６及びドレイン電極８７、ソース電極８６に接続す
るＩＴＯ膜８４からなる画素電極８８、並びにドレイン
電極８６に接続するＩＴＯ膜８４及びＭｏ膜８５からな
るドレインバスライン８９を形成する。続いて、画素電
極８８上のＭｏ膜８５を選択的に除去し開口部を形成し
てＩＴＯ膜８４を露出させ、画素電極８８からなる画素
部の透明化を行う。
【００１５】このようにして、提案されているＴＦＴマ
トリクス装置の製造方法によれば、動作半導体層とソー
ス電極及びドレイン電極とのオーミックコンタクトをと
るために、上記従来の製造方法が、ｎ+ 型α−Ｓｉ層７
６を成膜するのに対して、図１５（ｃ）に示すように、
イオン注入法により動作半導体層７４の周辺部にｎ+型
不純物領域８３を形成しており、また上記従来の製造方
法が、ＩＴＯ膜からなる画素電極８１をｎ+ 型α−Ｓｉ
層７６及びＴｉ膜７７からなるソース電極７８と別途に
形成するのに対して、図１５（ｄ）、（ｄ′）に示すよ
うに、ソース電極８６を構成するＩＴＯ膜８４と画素電
極８８をなすＩＴＯ膜８４とを同時に一体的に形成して
いる。
トリクス装置の製造方法によれば、動作半導体層とソー
ス電極及びドレイン電極とのオーミックコンタクトをと
るために、上記従来の製造方法が、ｎ+ 型α−Ｓｉ層７
６を成膜するのに対して、図１５（ｃ）に示すように、
イオン注入法により動作半導体層７４の周辺部にｎ+型
不純物領域８３を形成しており、また上記従来の製造方
法が、ＩＴＯ膜からなる画素電極８１をｎ+ 型α−Ｓｉ
層７６及びＴｉ膜７７からなるソース電極７８と別途に
形成するのに対して、図１５（ｄ）、（ｄ′）に示すよ
うに、ソース電極８６を構成するＩＴＯ膜８４と画素電
極８８をなすＩＴＯ膜８４とを同時に一体的に形成して
いる。
【００１６】しかしながら、提案されているＴＦＴマト
リクス装置の製造方法においては、イオン注入法により
動作半導体層７４にｎ+ 型不純物領域８３を形成する場
合、動作半導体層７４にα−Ｓｉ膜７４ａを用いている
ことにより、イオン注入後の格子欠陥を無くすためのア
ニール温度が３００℃以下でなければならないという制
限があるため、注入イオンの活性化等が不適当となり、
実用化は難しいという問題がある。
リクス装置の製造方法においては、イオン注入法により
動作半導体層７４にｎ+ 型不純物領域８３を形成する場
合、動作半導体層７４にα−Ｓｉ膜７４ａを用いている
ことにより、イオン注入後の格子欠陥を無くすためのア
ニール温度が３００℃以下でなければならないという制
限があるため、注入イオンの活性化等が不適当となり、
実用化は難しいという問題がある。
【００１７】また、イオン注入法の代わりに、プラズマ
による不純物のドーピング法を用いても、そのドーピン
グ処理に長時間を要するため、スループットの面で未だ
実用化が難しい。更に、従来の成膜で行う方法では、ｎ
+ 層によりバックライトの光の透過率が低下するため、
再度ｎ+ 層のパターニングを行って、画素部となる部分
のｎ+ 層を除去する必要があり、工程の簡略化という要
請に反する。
による不純物のドーピング法を用いても、そのドーピン
グ処理に長時間を要するため、スループットの面で未だ
実用化が難しい。更に、従来の成膜で行う方法では、ｎ
+ 層によりバックライトの光の透過率が低下するため、
再度ｎ+ 層のパターニングを行って、画素部となる部分
のｎ+ 層を除去する必要があり、工程の簡略化という要
請に反する。
【００１８】そこで本発明は、製造プロセスの簡略化が
可能なＴＦＴマトリクス装置及びその製造方法を提供す
ることを目的とする。
可能なＴＦＴマトリクス装置及びその製造方法を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】上記課題は、透明絶縁基
板と、前記透明絶縁基板上にマトリクス状に配置され、
ゲート電極と、前記ゲート電極上にゲート絶縁膜を介し
て形成された動作半導体層と、前記動作半導体層上に相
対して形成されたソース電極及びドレイン電極とを有し
ている薄膜トランジスタと、前記薄膜トランジスタの前
記ソース電極に接続されている画素電極と、前記画素電
極間に配列され、前記薄膜トランジスタ部の前記ゲート
電極に接続されているゲートバスラインと、前記画素電
極間に前記ゲートバスラインと交差して配列され、前記
薄膜トランジスタの前記ドレイン電極に接続されている
ドレインバスラインとを備えた薄膜トランジスタマトリ
クス装置において、前記動作半導体層が、アモルファス
シリコン膜又は多結晶シリコン膜からなり、前記ソース
電極及び前記ドレイン電極が、金属元素又はＩＶ族元素
が添加されたＺｎＯ膜を含む透明導電膜を有し、前記ソ
ース電極及び前記ドレイン電極の前記透明導電膜が前記
動作半導体層と接触していることを特徴とする薄膜トラ
ンジスタマトリクス装置によって達成される。
板と、前記透明絶縁基板上にマトリクス状に配置され、
ゲート電極と、前記ゲート電極上にゲート絶縁膜を介し
て形成された動作半導体層と、前記動作半導体層上に相
対して形成されたソース電極及びドレイン電極とを有し
ている薄膜トランジスタと、前記薄膜トランジスタの前
記ソース電極に接続されている画素電極と、前記画素電
極間に配列され、前記薄膜トランジスタ部の前記ゲート
電極に接続されているゲートバスラインと、前記画素電
極間に前記ゲートバスラインと交差して配列され、前記
薄膜トランジスタの前記ドレイン電極に接続されている
ドレインバスラインとを備えた薄膜トランジスタマトリ
クス装置において、前記動作半導体層が、アモルファス
シリコン膜又は多結晶シリコン膜からなり、前記ソース
電極及び前記ドレイン電極が、金属元素又はＩＶ族元素
が添加されたＺｎＯ膜を含む透明導電膜を有し、前記ソ
ース電極及び前記ドレイン電極の前記透明導電膜が前記
動作半導体層と接触していることを特徴とする薄膜トラ
ンジスタマトリクス装置によって達成される。
【００２０】また、上記の薄膜トランジスタマトリクス
装置において、前記ソース電極及び前記ドレイン電極
が、前記透明導電膜と前記透明導電膜上に積層された不
透明導電膜とからなることを特徴とする薄膜トランジス
タマトリクス装置によって達成される。また、上記の薄
膜トランジスタマトリクス装置において、前記画素電極
が、金属元素又はＩＶ族元素が添加されたＺｎＯ膜を含
む透明導電膜からなることを特徴とする薄膜トランジス
タマトリクス装置によって達成される。
装置において、前記ソース電極及び前記ドレイン電極
が、前記透明導電膜と前記透明導電膜上に積層された不
透明導電膜とからなることを特徴とする薄膜トランジス
タマトリクス装置によって達成される。また、上記の薄
膜トランジスタマトリクス装置において、前記画素電極
が、金属元素又はＩＶ族元素が添加されたＺｎＯ膜を含
む透明導電膜からなることを特徴とする薄膜トランジス
タマトリクス装置によって達成される。
【００２１】また、上記の薄膜トランジスタマトリクス
装置において、前記透明導電膜が、ＺｎＯ膜にＡｌが添
加されたＺｎＯ：Ａｌ膜であることを特徴とする薄膜ト
ランジスタマトリクス装置によって達成される。また、
上記の薄膜トランジスタマトリクス装置において、前記
透明導電膜が、ＺｎＯ膜にＳｉが添加されたＺｎＯ：Ｓ
ｉ膜であることを特徴とする薄膜トランジスタマトリク
ス装置によって達成される。
装置において、前記透明導電膜が、ＺｎＯ膜にＡｌが添
加されたＺｎＯ：Ａｌ膜であることを特徴とする薄膜ト
ランジスタマトリクス装置によって達成される。また、
上記の薄膜トランジスタマトリクス装置において、前記
透明導電膜が、ＺｎＯ膜にＳｉが添加されたＺｎＯ：Ｓ
ｉ膜であることを特徴とする薄膜トランジスタマトリク
ス装置によって達成される。
【００２２】また、上記の薄膜トランジスタマトリクス
装置において、前記透明導電膜が、ＺｎＯ膜にＡｌ及び
Ｓｉが添加されたＺｎＯ：Ａｌ：Ｓｉ膜であり、前記Ｚ
ｎＯ：Ａｌ：Ｓｉ膜中のＡｌ濃度が、前記動作半導体層
との接触面近傍において最もに低く、前記ＺｎＯ：Ａ
ｌ：Ｓｉ膜中のＳｉ濃度が、前記動作半導体層との接触
面近傍において最も高いことを特徴とする薄膜トランジ
スタマトリクス装置によって達成される。
装置において、前記透明導電膜が、ＺｎＯ膜にＡｌ及び
Ｓｉが添加されたＺｎＯ：Ａｌ：Ｓｉ膜であり、前記Ｚ
ｎＯ：Ａｌ：Ｓｉ膜中のＡｌ濃度が、前記動作半導体層
との接触面近傍において最もに低く、前記ＺｎＯ：Ａ
ｌ：Ｓｉ膜中のＳｉ濃度が、前記動作半導体層との接触
面近傍において最も高いことを特徴とする薄膜トランジ
スタマトリクス装置によって達成される。
【００２３】また、上記の薄膜トランジスタマトリクス
装置において、前記透明導電膜が、ＺｎＯ膜にＳｉが添
加されたＺｎＯ：Ｓｉ膜とＺｎＯ膜にＡｌが添加された
ＺｎＯ：Ａｌ膜とが順に積層された複合膜であることを
特徴とする薄膜トランジスタマトリクス装置によって達
成される。また、上記の薄膜トランジスタマトリクス装
置において、前記透明導電膜が、Ｚｎ薄膜と、ＺｎＯ膜
と、金属元素又はＩＶ族元素が添加されたＺｎＯ膜とが
順に積層された複合膜であることを特徴とする薄膜トラ
ンジスタマトリクス装置によって達成される。
装置において、前記透明導電膜が、ＺｎＯ膜にＳｉが添
加されたＺｎＯ：Ｓｉ膜とＺｎＯ膜にＡｌが添加された
ＺｎＯ：Ａｌ膜とが順に積層された複合膜であることを
特徴とする薄膜トランジスタマトリクス装置によって達
成される。また、上記の薄膜トランジスタマトリクス装
置において、前記透明導電膜が、Ｚｎ薄膜と、ＺｎＯ膜
と、金属元素又はＩＶ族元素が添加されたＺｎＯ膜とが
順に積層された複合膜であることを特徴とする薄膜トラ
ンジスタマトリクス装置によって達成される。
【００２４】また、上記の薄膜トランジスタマトリクス
装置において、前記Ｚｎ薄膜が、１０ｎｍ以下の膜厚で
あることを特徴とする薄膜トランジスタマトリクス装置
によって達成される。また、上記の薄膜トランジスタマ
トリクス装置において、前記ＺｎＯ膜に添加された元素
が、Ａｌ、Ｔｉ、Ｓｉ、又はＧｅであることを特徴とす
る薄膜トランジスタマトリクス装置によって達成され
る。
装置において、前記Ｚｎ薄膜が、１０ｎｍ以下の膜厚で
あることを特徴とする薄膜トランジスタマトリクス装置
によって達成される。また、上記の薄膜トランジスタマ
トリクス装置において、前記ＺｎＯ膜に添加された元素
が、Ａｌ、Ｔｉ、Ｓｉ、又はＧｅであることを特徴とす
る薄膜トランジスタマトリクス装置によって達成され
る。
【００２５】また、上記課題は、透明絶縁基板上に、第
１の不透明導電膜を成膜した後、所定の形状にパターニ
ングして、前記第１の不透明導電膜からなるゲート電極
及び前記ゲート電極に接続するゲートバスラインを形成
する第１の工程と、全面に、第１の絶縁膜、アモルファ
スシリコン膜又は多結晶シリコン膜からなる半導体層、
第２の絶縁膜を順に積層した後、前記ゲート電極上方の
前記第２の絶縁膜上に前記ゲート電極と同じ幅又はより
小さい幅にパターニングしたレジスト膜を島状に形成す
る第２の工程と、前記レジスト膜をマスクとして、前記
第２の絶縁膜及び前記半導体層を異方性エッチングする
と共に前記チャネル保護膜を等方性エッチングして、前
記ゲート電極上に、前記第１の絶縁膜からなるゲート絶
縁膜を介して、前記半導体層からなる動作半導体層及び
輪郭が前記動作半導体層の輪郭の内側になる前記第２の
絶縁膜からなるチャネル保護膜を形成する第３の工程
と、前記レジスト膜を除去した後、前記第１の絶縁膜、
前記動作半導体層、及び前記チャネル保護膜を被覆し
て、金属元素又はＩＶ族元素が添加されたＺｎＯ膜を含
む透明導電膜を形成する第４の工程と、前記透明導電膜
を所定の形状にパターニングして、前記動作半導体層に
それぞれ接続された前記透明導電膜からなるソース電極
及びドレイン電極、前記ソース電極に接続された前記透
明導電膜からなる画素電極、並びに前記ドレイン電極に
接続された前記透明導電膜からなるドレインバスライン
を形成する第５の工程と、全面に、第３の絶縁膜を堆積
した後、前記画素電極上の前記第３の絶縁膜を選択的に
エッチング除去して、画素開口部を形成する第６の工程
とを含むことを特徴とする薄膜トランジスタマトリクス
装置の製造方法によって達成される。
１の不透明導電膜を成膜した後、所定の形状にパターニ
ングして、前記第１の不透明導電膜からなるゲート電極
及び前記ゲート電極に接続するゲートバスラインを形成
する第１の工程と、全面に、第１の絶縁膜、アモルファ
スシリコン膜又は多結晶シリコン膜からなる半導体層、
第２の絶縁膜を順に積層した後、前記ゲート電極上方の
前記第２の絶縁膜上に前記ゲート電極と同じ幅又はより
小さい幅にパターニングしたレジスト膜を島状に形成す
る第２の工程と、前記レジスト膜をマスクとして、前記
第２の絶縁膜及び前記半導体層を異方性エッチングする
と共に前記チャネル保護膜を等方性エッチングして、前
記ゲート電極上に、前記第１の絶縁膜からなるゲート絶
縁膜を介して、前記半導体層からなる動作半導体層及び
輪郭が前記動作半導体層の輪郭の内側になる前記第２の
絶縁膜からなるチャネル保護膜を形成する第３の工程
と、前記レジスト膜を除去した後、前記第１の絶縁膜、
前記動作半導体層、及び前記チャネル保護膜を被覆し
て、金属元素又はＩＶ族元素が添加されたＺｎＯ膜を含
む透明導電膜を形成する第４の工程と、前記透明導電膜
を所定の形状にパターニングして、前記動作半導体層に
それぞれ接続された前記透明導電膜からなるソース電極
及びドレイン電極、前記ソース電極に接続された前記透
明導電膜からなる画素電極、並びに前記ドレイン電極に
接続された前記透明導電膜からなるドレインバスライン
を形成する第５の工程と、全面に、第３の絶縁膜を堆積
した後、前記画素電極上の前記第３の絶縁膜を選択的に
エッチング除去して、画素開口部を形成する第６の工程
とを含むことを特徴とする薄膜トランジスタマトリクス
装置の製造方法によって達成される。
【００２６】また、上記の薄膜トランジスタマトリクス
装置の製造方法において、前記第４の工程が、前記第１
の絶縁膜、前記動作半導体層、及び前記チャネル保護膜
を被覆して、金属元素又はＩＶ族元素が添加されたＺｎ
Ｏ膜を含む透明導電膜を形成した後、前記透明導電膜上
に、第２の不透明導電膜を成膜する工程であり、前記第
５の工程が、前記第２の不透明導電膜及び前記透明導電
膜を所定の形状にパターニングして、前記動作半導体層
にそれぞれ接続された前記透明導電膜及び前記第２の不
透明導電膜からなるソース電極及びドレイン電極、前記
ソース電極に接続された前記透明導電膜からなる画素電
極、並びに前記ドレイン電極に接続された前記透明導電
膜及び前記第２の不透明導電膜からなるドレインバスラ
インを形成する工程であり、前記第６の工程が、全面に
第３の絶縁膜を堆積した後、前記画素電極上の前記第３
の絶縁膜及び前記第２の不透明導電膜を選択的にエッチ
ング除去して、画素開口部を形成する工程であることを
特徴とする薄膜トランジスタマトリクス装置の製造方法
によって達成される。
装置の製造方法において、前記第４の工程が、前記第１
の絶縁膜、前記動作半導体層、及び前記チャネル保護膜
を被覆して、金属元素又はＩＶ族元素が添加されたＺｎ
Ｏ膜を含む透明導電膜を形成した後、前記透明導電膜上
に、第２の不透明導電膜を成膜する工程であり、前記第
５の工程が、前記第２の不透明導電膜及び前記透明導電
膜を所定の形状にパターニングして、前記動作半導体層
にそれぞれ接続された前記透明導電膜及び前記第２の不
透明導電膜からなるソース電極及びドレイン電極、前記
ソース電極に接続された前記透明導電膜からなる画素電
極、並びに前記ドレイン電極に接続された前記透明導電
膜及び前記第２の不透明導電膜からなるドレインバスラ
インを形成する工程であり、前記第６の工程が、全面に
第３の絶縁膜を堆積した後、前記画素電極上の前記第３
の絶縁膜及び前記第２の不透明導電膜を選択的にエッチ
ング除去して、画素開口部を形成する工程であることを
特徴とする薄膜トランジスタマトリクス装置の製造方法
によって達成される。
【００２７】また、上記の薄膜トランジスタマトリクス
装置の製造方法において、前記透明導電膜を形成する工
程が、前記第１の絶縁膜、前記動作半導体層、及び前記
チャネル保護膜を被覆して、Ｚｎ薄膜を形成し、前記Ｚ
ｎ薄膜の表面層のみを酸化して、前記Ｚｎ薄膜上にＺｎ
Ｏ膜を形成し、前記ＺｎＯ膜上に、金属元素又はＩＶ族
元素が添加されたＺｎＯ膜を形成して、前記Ｚｎ薄膜と
前記ＺｎＯ膜と前記金属元素又はＩＶ族元素が添加され
たＺｎＯ膜とが順に積層された複合膜を形成する工程で
あることを特徴とする薄膜トランジスタマトリクス装置
の製造方法によって達成される。
装置の製造方法において、前記透明導電膜を形成する工
程が、前記第１の絶縁膜、前記動作半導体層、及び前記
チャネル保護膜を被覆して、Ｚｎ薄膜を形成し、前記Ｚ
ｎ薄膜の表面層のみを酸化して、前記Ｚｎ薄膜上にＺｎ
Ｏ膜を形成し、前記ＺｎＯ膜上に、金属元素又はＩＶ族
元素が添加されたＺｎＯ膜を形成して、前記Ｚｎ薄膜と
前記ＺｎＯ膜と前記金属元素又はＩＶ族元素が添加され
たＺｎＯ膜とが順に積層された複合膜を形成する工程で
あることを特徴とする薄膜トランジスタマトリクス装置
の製造方法によって達成される。
【００２８】また、上記の薄膜トランジスタマトリクス
装置の製造方法において、前記Ｚｎ薄膜の表面層のみを
酸化して前記Ｚｎ薄膜上にＺｎＯ膜を形成する際、温度
３００℃以下の水蒸気雰囲気中で酸化することを特徴と
する薄膜トランジスタマトリクス装置の製造方法によっ
て達成される。また、上記の薄膜トランジスタマトリク
ス装置の製造方法において、前記金属元素又はＩＶ族元
素が添加されたＺｎＯ膜の形成を、スパッタ法を用いて
行うことを特徴とする薄膜トランジスタマトリクス装置
の製造方法によって達成される。
装置の製造方法において、前記Ｚｎ薄膜の表面層のみを
酸化して前記Ｚｎ薄膜上にＺｎＯ膜を形成する際、温度
３００℃以下の水蒸気雰囲気中で酸化することを特徴と
する薄膜トランジスタマトリクス装置の製造方法によっ
て達成される。また、上記の薄膜トランジスタマトリク
ス装置の製造方法において、前記金属元素又はＩＶ族元
素が添加されたＺｎＯ膜の形成を、スパッタ法を用いて
行うことを特徴とする薄膜トランジスタマトリクス装置
の製造方法によって達成される。
【００２９】また、上記の薄膜トランジスタマトリクス
装置の製造方法において、前記金属元素又はＩＶ族元素
が添加されたＺｎＯ膜の形成を、高真空中で所定の原料
ガスを交互に複数回供給して１原子層ずつ堆積させる原
子層デポジション法を用いて行うことを特徴とする薄膜
トランジスタマトリクス装置の製造方法によって達成さ
れる。
装置の製造方法において、前記金属元素又はＩＶ族元素
が添加されたＺｎＯ膜の形成を、高真空中で所定の原料
ガスを交互に複数回供給して１原子層ずつ堆積させる原
子層デポジション法を用いて行うことを特徴とする薄膜
トランジスタマトリクス装置の製造方法によって達成さ
れる。
【００３０】また、上記の薄膜トランジスタマトリクス
装置の製造方法において、前記ＺｎＯ膜に添加する金属
元素又はＩＶ族元素の原料ガスの供給量を制御して、前
記ＺｎＯ膜中の金属元素又はＩＶ族元素の濃度分布を制
御することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。
装置の製造方法において、前記ＺｎＯ膜に添加する金属
元素又はＩＶ族元素の原料ガスの供給量を制御して、前
記ＺｎＯ膜中の金属元素又はＩＶ族元素の濃度分布を制
御することを特徴とする薄膜トランジスタマトリクス装
置の製造方法によって達成される。
【００３１】
【作用】本発明によれば、薄膜トランジスタの動作半導
体層が、アモルファスシリコン膜又は多結晶シリコン膜
からなり、ソース電極及びドレイン電極が、ＡｌやＳｉ
等が添加されたＺｎＯ膜を含む透明導電膜を有し、この
透明導電膜が動作半導体層と接触しているため、動作半
導体層上へのｎ+ 型α−Ｓｉ層の形成や、動作半導体層
７４へのイオン注入法によるｎ+ 型不純物領域の形成を
行う工程を用いることなく、動作半導体層とソース電極
及びドレイン電極との良好なオーミックコンタクトを確
保することが可能となる。
体層が、アモルファスシリコン膜又は多結晶シリコン膜
からなり、ソース電極及びドレイン電極が、ＡｌやＳｉ
等が添加されたＺｎＯ膜を含む透明導電膜を有し、この
透明導電膜が動作半導体層と接触しているため、動作半
導体層上へのｎ+ 型α−Ｓｉ層の形成や、動作半導体層
７４へのイオン注入法によるｎ+ 型不純物領域の形成を
行う工程を用いることなく、動作半導体層とソース電極
及びドレイン電極との良好なオーミックコンタクトを確
保することが可能となる。
【００３２】また、ソース電極及びドレイン電極を構成
するＡｌやＳｉ等が添加されたＺｎＯ膜を含む透明導電
膜と画素電極を構成するＡｌやＳｉ等が添加されたＺｎ
Ｏ膜を含む透明導電膜と同時に成膜することができる。
従って、従来のＴＦＴマトリクス装置の製造方法やその
簡略化された製造方法よりも更なる製造プロセスの簡略
化を実現することができる。
するＡｌやＳｉ等が添加されたＺｎＯ膜を含む透明導電
膜と画素電極を構成するＡｌやＳｉ等が添加されたＺｎ
Ｏ膜を含む透明導電膜と同時に成膜することができる。
従って、従来のＴＦＴマトリクス装置の製造方法やその
簡略化された製造方法よりも更なる製造プロセスの簡略
化を実現することができる。
【００３３】
【実施例】以下、本発明を図示する実施例に基づき具体
的に説明する。図１（ａ）は本発明の第１の実施例によ
るＴＦＴマトリクス装置を示す平面図であり、図１
（ｂ）はそのＡ−Ａ′線断面図である。透明絶縁性基板
１０は、例えば不純物としてのＮａ（ナトリウム）を除
去したＮａフリーのガラス基板からなっている。この透
明絶縁性基板１０上に、不透明導電膜、例えば厚さ８０
０ｎｍのＴｉ膜からなるゲート電極１１及びこのゲート
電極１１に接続するゲートバスライン１２が形成されて
いる。そしてこれらゲート電極１１及びゲートバスライ
ン１２上には、Ｓｉ3 Ｎ4 膜１３ａが形成されている。
ここで、ゲート電極１１上のＳｉ3 Ｎ4 膜１３ａを特に
ゲート絶縁膜１３と呼ぶ。
的に説明する。図１（ａ）は本発明の第１の実施例によ
るＴＦＴマトリクス装置を示す平面図であり、図１
（ｂ）はそのＡ−Ａ′線断面図である。透明絶縁性基板
１０は、例えば不純物としてのＮａ（ナトリウム）を除
去したＮａフリーのガラス基板からなっている。この透
明絶縁性基板１０上に、不透明導電膜、例えば厚さ８０
０ｎｍのＴｉ膜からなるゲート電極１１及びこのゲート
電極１１に接続するゲートバスライン１２が形成されて
いる。そしてこれらゲート電極１１及びゲートバスライ
ン１２上には、Ｓｉ3 Ｎ4 膜１３ａが形成されている。
ここで、ゲート電極１１上のＳｉ3 Ｎ4 膜１３ａを特に
ゲート絶縁膜１３と呼ぶ。
【００３４】また、ゲート電極１１上には、ゲート絶縁
膜１３を介して、α−Ｓｉ膜からなる動作半導体層１４
及びＳｉ3 Ｎ4 膜からなるチャネル保護膜１５が順に積
層されて形成されている。ここで、ゲート電極１１上方
の動作半導体層１４の輪郭は、ゲート電極１１の輪郭と
ほぼ一致するか、或いはゲート電極１１の輪郭の僅かに
内側にくる。また、動作半導体層１４上のチャネル保護
膜１５の形状は、動作半導体層１４の形状より小さいた
め、動作半導体層１４周辺部はチャネル保護膜１５から
外側にはみ出している。
膜１３を介して、α−Ｓｉ膜からなる動作半導体層１４
及びＳｉ3 Ｎ4 膜からなるチャネル保護膜１５が順に積
層されて形成されている。ここで、ゲート電極１１上方
の動作半導体層１４の輪郭は、ゲート電極１１の輪郭と
ほぼ一致するか、或いはゲート電極１１の輪郭の僅かに
内側にくる。また、動作半導体層１４上のチャネル保護
膜１５の形状は、動作半導体層１４の形状より小さいた
め、動作半導体層１４周辺部はチャネル保護膜１５から
外側にはみ出している。
【００３５】また、チャネル保護膜１５から外側にはみ
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ８０ｎｍのＺｎＯ：Ａｌ膜１７及び厚さ２００
ｎｍのＣｒ膜１８が順に積層された複合膜からなるソー
ス電極１９及びドレイン電極２０が相対して形成され、
ソース電極１９のＺｎＯ：Ａｌ膜１７及びドレイン電極
２０のＺｎＯ：Ａｌ膜１７がそれぞれ動作半導体層１４
に接触している。
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ８０ｎｍのＺｎＯ：Ａｌ膜１７及び厚さ２００
ｎｍのＣｒ膜１８が順に積層された複合膜からなるソー
ス電極１９及びドレイン電極２０が相対して形成され、
ソース電極１９のＺｎＯ：Ａｌ膜１７及びドレイン電極
２０のＺｎＯ：Ａｌ膜１７がそれぞれ動作半導体層１４
に接触している。
【００３６】ここで、ＺｎＯ：Ａｌ膜１７は、ＺｎＯ膜
にＡｌが添加された透明導電膜である。そしてＺｎＯ：
Ａｌ膜１７中のＡｌ濃度が、少なくとも動作半導体層１
４との界面近傍において例えば１０〜１５％程度であ
り、このＺｎＯ：Ａｌ膜１７とα−Ｓｉ膜からなる動作
半導体層１４との接触は良好なオーミックコンタクトと
なる。また、ＺｎＯ：Ａｌ膜１７とＣｒ膜１８との接触
も当然に良好なオーミックコンタクトとなる。更に、こ
の程度の濃度のＡｌが添加されたＺｎＯ：Ａｌ膜１７
は、充分に高い透明度を有している。
にＡｌが添加された透明導電膜である。そしてＺｎＯ：
Ａｌ膜１７中のＡｌ濃度が、少なくとも動作半導体層１
４との界面近傍において例えば１０〜１５％程度であ
り、このＺｎＯ：Ａｌ膜１７とα−Ｓｉ膜からなる動作
半導体層１４との接触は良好なオーミックコンタクトと
なる。また、ＺｎＯ：Ａｌ膜１７とＣｒ膜１８との接触
も当然に良好なオーミックコンタクトとなる。更に、こ
の程度の濃度のＡｌが添加されたＺｎＯ：Ａｌ膜１７
は、充分に高い透明度を有している。
【００３７】また、ソース電極１９に接続して、厚さ８
０ｎｍのＺｎＯ：Ａｌ膜１７からなる画素電極２１が形
成されている。また、ドレイン電極２０に接続して、厚
さ８０ｎｍのＺｎＯ：Ａｌ膜１７及び厚さ２００ｎｍの
Ｃｒ膜１８からなるドレインバスライン２２が形成され
ている。次に、図１に示すＴＦＴマトリクス装置の製造
方法を、図２及び図３の工程図を用いて説明する。尚、
図２（ａ）〜図３（ｈ）は、図１（ｂ）に対応する工程
断面図であり、図２（ａ′）〜図３（ｈ′）は、図１
（ａ）に対応する工程平面図である。
０ｎｍのＺｎＯ：Ａｌ膜１７からなる画素電極２１が形
成されている。また、ドレイン電極２０に接続して、厚
さ８０ｎｍのＺｎＯ：Ａｌ膜１７及び厚さ２００ｎｍの
Ｃｒ膜１８からなるドレインバスライン２２が形成され
ている。次に、図１に示すＴＦＴマトリクス装置の製造
方法を、図２及び図３の工程図を用いて説明する。尚、
図２（ａ）〜図３（ｈ）は、図１（ｂ）に対応する工程
断面図であり、図２（ａ′）〜図３（ｈ′）は、図１
（ａ）に対応する工程平面図である。
【００３８】透明絶縁性基板１０上に、スパッタ法を用
いて、Ｔｉ膜を８００ｎｍの厚さに成膜する。続いて、
全面にフォトレジスト膜（図示せず）を塗布した後、リ
ソグラフィ技術を用いた露光、現像により所定の形状に
パターニングする。そしてこのレジストパターンをマス
クとして、フォトレジスト膜で覆われていない部分のＴ
ｉ膜を塩素系のガスプラズマによりエッチング除去した
後、フォトレジスト膜を剥離して、Ｔｉ膜からなるゲー
ト電極１１及びこのゲート電極１１に接続するゲートバ
スライン１２を一体的に形成する（図２（ａ）、
（ａ′）参照）。
いて、Ｔｉ膜を８００ｎｍの厚さに成膜する。続いて、
全面にフォトレジスト膜（図示せず）を塗布した後、リ
ソグラフィ技術を用いた露光、現像により所定の形状に
パターニングする。そしてこのレジストパターンをマス
クとして、フォトレジスト膜で覆われていない部分のＴ
ｉ膜を塩素系のガスプラズマによりエッチング除去した
後、フォトレジスト膜を剥離して、Ｔｉ膜からなるゲー
ト電極１１及びこのゲート電極１１に接続するゲートバ
スライン１２を一体的に形成する（図２（ａ）、
（ａ′）参照）。
【００３９】次いで、Ｐ−ＣＶＤ法により、ＳｉＨ4 と
ＮＨ3 との混合ガスを用いて、厚さ４００ｎｍのＳｉ3
Ｎ4 膜１３ａを成膜し、続いてＳｉＨ4 ガスとＨ2 ガス
を用いて、厚さ１５〜５０ｎｍのα−Ｓｉ膜１４ａを成
膜し、更に厚さ１２０ｎｍのＳｉ3 Ｎ4 膜１５ａを成膜
する。こうして、Ｓｉ3 Ｎ4 膜１３ａ／α−Ｓｉ膜１４
ａ／Ｓｉ3 Ｎ4 膜１５ａの３層を連続的に積層する。こ
こで、ゲート電極１１上のＳｉ3 Ｎ4 膜１３ａを特にゲ
ート絶縁膜１３と呼ぶ（図２（ｂ）参照）。
ＮＨ3 との混合ガスを用いて、厚さ４００ｎｍのＳｉ3
Ｎ4 膜１３ａを成膜し、続いてＳｉＨ4 ガスとＨ2 ガス
を用いて、厚さ１５〜５０ｎｍのα−Ｓｉ膜１４ａを成
膜し、更に厚さ１２０ｎｍのＳｉ3 Ｎ4 膜１５ａを成膜
する。こうして、Ｓｉ3 Ｎ4 膜１３ａ／α−Ｓｉ膜１４
ａ／Ｓｉ3 Ｎ4 膜１５ａの３層を連続的に積層する。こ
こで、ゲート電極１１上のＳｉ3 Ｎ4 膜１３ａを特にゲ
ート絶縁膜１３と呼ぶ（図２（ｂ）参照）。
【００４０】次いで、全面にフォトレジスト膜１６を塗
布した後、透明絶縁性基板１０裏面からゲート電極１１
をマスクとして紫外線を照射すると共に、ゲート電極１
１を覆うマスクを用いて透明絶縁性基板１０上方から紫
外線を照射し、現像することにより、ゲート電極１１上
方のＳｉ3 Ｎ4 膜１５ａ上にゲート電極１１とほぼ同一
形状にフォトレジスト膜１６を残存させる。
布した後、透明絶縁性基板１０裏面からゲート電極１１
をマスクとして紫外線を照射すると共に、ゲート電極１
１を覆うマスクを用いて透明絶縁性基板１０上方から紫
外線を照射し、現像することにより、ゲート電極１１上
方のＳｉ3 Ｎ4 膜１５ａ上にゲート電極１１とほぼ同一
形状にフォトレジスト膜１６を残存させる。
【００４１】続いて、このフォトレジスト膜１６をマス
クとして、Ｓｉ3 Ｎ4 膜１５ａ及びα−Ｓｉ膜１４ａを
順次エッチングし、ゲート電極１１上のゲート絶縁膜１
３上に、α−Ｓｉ膜からなる動作半導体層１４及びＳｉ
3 Ｎ4 膜からなるチャネル保護膜１５を形成する（図２
（ｃ）参照）。尚、このときのエッチングは、好ましく
は、ＲＩＥ（反応性イオンエッチング）法等の異方性エ
ッチングを用い、フォトレジスト１６端からのサイドエ
ッチング量ができるだけ小さくなるように制御する。
クとして、Ｓｉ3 Ｎ4 膜１５ａ及びα−Ｓｉ膜１４ａを
順次エッチングし、ゲート電極１１上のゲート絶縁膜１
３上に、α−Ｓｉ膜からなる動作半導体層１４及びＳｉ
3 Ｎ4 膜からなるチャネル保護膜１５を形成する（図２
（ｃ）参照）。尚、このときのエッチングは、好ましく
は、ＲＩＥ（反応性イオンエッチング）法等の異方性エ
ッチングを用い、フォトレジスト１６端からのサイドエ
ッチング量ができるだけ小さくなるように制御する。
【００４２】次いで、フォトレジスト膜１６を残したま
まチャネル保護膜１５のみをサイドエッチングする。こ
のチャネル保護膜１５のサイドエッチングにより、動作
半導体層１４周辺部はチャネル保護膜１５よりはみ出し
て露出する（図２（ｄ）、（ｄ′）参照）。尚、このチ
ャネル保護膜１５の選択的なサイドエッチングは、弗酸
系のエッチャントを用いてチャネル保護膜１５の等方性
エッチングを行うことで可能となる。またこのとき、Ｓ
ｉ3 Ｎ4 膜１３ａも露出しているが、Ｐ−ＣＶＤ法で成
膜するＳｉ3 Ｎ4 膜はその成膜条件によって弗酸系エッ
チャントに対するエッチングレートを大きく変化させる
ことが可能であり、チャネル保護膜１５のエッチングレ
ートのみを大きくすることができる。
まチャネル保護膜１５のみをサイドエッチングする。こ
のチャネル保護膜１５のサイドエッチングにより、動作
半導体層１４周辺部はチャネル保護膜１５よりはみ出し
て露出する（図２（ｄ）、（ｄ′）参照）。尚、このチ
ャネル保護膜１５の選択的なサイドエッチングは、弗酸
系のエッチャントを用いてチャネル保護膜１５の等方性
エッチングを行うことで可能となる。またこのとき、Ｓ
ｉ3 Ｎ4 膜１３ａも露出しているが、Ｐ−ＣＶＤ法で成
膜するＳｉ3 Ｎ4 膜はその成膜条件によって弗酸系エッ
チャントに対するエッチングレートを大きく変化させる
ことが可能であり、チャネル保護膜１５のエッチングレ
ートのみを大きくすることができる。
【００４３】例えば、Ｐ−ＣＶＤ法によるＳｉ3 Ｎ4 膜
１５ａの成膜の際に、基板温度を低くする方法、成膜材
料ガスの希釈ガスであるＨ2 ガス及びＮ2 （窒素）ガス
の内、Ｈ2 ガス流量の比率を低くする方法、ＳｉＨ4 や
ＮＨ3 等の成膜材料ガスの内、ＳｉＨ4 流量の比率を低
くする方法などを用いることにより、チャネル保護膜１
５のエッチングレートをＳｉ3 Ｎ4 膜１３ａのそれより
も相対的に大きくすることができる。
１５ａの成膜の際に、基板温度を低くする方法、成膜材
料ガスの希釈ガスであるＨ2 ガス及びＮ2 （窒素）ガス
の内、Ｈ2 ガス流量の比率を低くする方法、ＳｉＨ4 や
ＮＨ3 等の成膜材料ガスの内、ＳｉＨ4 流量の比率を低
くする方法などを用いることにより、チャネル保護膜１
５のエッチングレートをＳｉ3 Ｎ4 膜１３ａのそれより
も相対的に大きくすることができる。
【００４４】ところで、図２（ｃ）及び図２（ｄ）に示
す工程は、その順序を逆にして、まず先にフォトレジス
ト膜１６をマスクとしたＳｉ3 Ｎ4 膜１５ａの等方性エ
ッチングにより、サイドエッチングされたチャネル保護
膜１５を形成し、その後、フォトレジスト膜１６をマス
クとしたα−Ｓｉ膜１４ａの異方性エッチングを行っ
て、動作半導体層１４を形成してもよい。但し、この場
合も、チャネル保護膜１５のサイドエッチングを確実に
行うにはそのエッチングレートが大きくなるように制御
することが好ましい。
す工程は、その順序を逆にして、まず先にフォトレジス
ト膜１６をマスクとしたＳｉ3 Ｎ4 膜１５ａの等方性エ
ッチングにより、サイドエッチングされたチャネル保護
膜１５を形成し、その後、フォトレジスト膜１６をマス
クとしたα−Ｓｉ膜１４ａの異方性エッチングを行っ
て、動作半導体層１４を形成してもよい。但し、この場
合も、チャネル保護膜１５のサイドエッチングを確実に
行うにはそのエッチングレートが大きくなるように制御
することが好ましい。
【００４５】次いで、フォトレジスト膜１６を除去した
後、スパッタ法、例えばＺｎＯ（酸化亜鉛）とＡｌ（ア
ルミニウム）のターゲットを用いた回転ドラム型のスパ
ッタ法により、または金属Ｚｎ（亜鉛）とＡｌを用いた
対向ターゲット式のスパッタ法により、ＺｎＯ膜にＡｌ
を添加した透明導電膜としてのＺｎＯ：Ａｌ膜１７を８
０ｎｍの厚さに成膜する。この際、ＺｎＯ：Ａｌ膜１７
のＡｌ濃度を１０〜１５％に制御する。更に、このＺｎ
Ｏ：Ａｌ膜１７上に、不透明導電膜としてのＣｒ膜１８
を２００ｎｍの厚さに成膜する（図２（ｅ）参照）。
後、スパッタ法、例えばＺｎＯ（酸化亜鉛）とＡｌ（ア
ルミニウム）のターゲットを用いた回転ドラム型のスパ
ッタ法により、または金属Ｚｎ（亜鉛）とＡｌを用いた
対向ターゲット式のスパッタ法により、ＺｎＯ膜にＡｌ
を添加した透明導電膜としてのＺｎＯ：Ａｌ膜１７を８
０ｎｍの厚さに成膜する。この際、ＺｎＯ：Ａｌ膜１７
のＡｌ濃度を１０〜１５％に制御する。更に、このＺｎ
Ｏ：Ａｌ膜１７上に、不透明導電膜としてのＣｒ膜１８
を２００ｎｍの厚さに成膜する（図２（ｅ）参照）。
【００４６】尚、ＺｎＯ：Ａｌ膜１７を成膜する前に、
薄い弗酸液によるスライトエッチングや水素プラズマ処
理等により、露出している動作半導体層１４表面の自然
酸化膜の除去工程を行うことが望ましい。次いで、所定
の形状にパターニングしたフォトレジスト膜（図示せ
ず）をマスクとし、硝酸セリウム第２アンモンを成分と
する水溶液及び塩酸を成分とする水溶液により、それぞ
れＣｒ膜１８及びＺｎＯ：Ａｌ膜１７を順にエッチング
して、動作半導体層１４にそれぞれ接続するＺｎＯ：Ａ
ｌ膜１７及びＣｒ膜１８からなるソース電極１９及びド
レイン電極２０、ソース電極１９に接続するＺｎＯ：Ａ
ｌ膜１７からなる画素電極２１、並びにドレイン電極２
０に接続するＺｎＯ：Ａｌ膜１７及びＣｒ膜１８からな
るドレインバスライン２２を形成する（図２（ｆ）、
（ｆ′）参照）。
薄い弗酸液によるスライトエッチングや水素プラズマ処
理等により、露出している動作半導体層１４表面の自然
酸化膜の除去工程を行うことが望ましい。次いで、所定
の形状にパターニングしたフォトレジスト膜（図示せ
ず）をマスクとし、硝酸セリウム第２アンモンを成分と
する水溶液及び塩酸を成分とする水溶液により、それぞ
れＣｒ膜１８及びＺｎＯ：Ａｌ膜１７を順にエッチング
して、動作半導体層１４にそれぞれ接続するＺｎＯ：Ａ
ｌ膜１７及びＣｒ膜１８からなるソース電極１９及びド
レイン電極２０、ソース電極１９に接続するＺｎＯ：Ａ
ｌ膜１７からなる画素電極２１、並びにドレイン電極２
０に接続するＺｎＯ：Ａｌ膜１７及びＣｒ膜１８からな
るドレインバスライン２２を形成する（図２（ｆ）、
（ｆ′）参照）。
【００４７】次いで、フォトレジスト膜を除去した後、
Ｐ−ＣＶＤ法により、全面に、Ｓｉ 3 Ｎ4 膜からなる保
護絶縁膜２３を３００ｎｍの厚さに成膜する。続いて、
画素電極２１上方の保護絶縁膜２３を選択的にエッチン
グ除去して、その輪郭が画素電極２１の内側になる開口
部２４を形成する（図２（ｇ）参照）。次いで、保護絶
縁膜２３をマスクとして、開口部２４内のＣｒ膜１８を
エッチング除去してＺｎＯ：Ａｌ膜１７を露出させ、画
素電極２１からなる画素部の透明化を行う（図２
（ｈ）、（ｈ′）参照）。尚、これら保護絶縁膜２３及
びＣｒ膜１８のエッチングは全て一度のフォトプロセス
工程で形成したフォトレジスト膜をマスクとして連続的
に行うこともできる。
Ｐ−ＣＶＤ法により、全面に、Ｓｉ 3 Ｎ4 膜からなる保
護絶縁膜２３を３００ｎｍの厚さに成膜する。続いて、
画素電極２１上方の保護絶縁膜２３を選択的にエッチン
グ除去して、その輪郭が画素電極２１の内側になる開口
部２４を形成する（図２（ｇ）参照）。次いで、保護絶
縁膜２３をマスクとして、開口部２４内のＣｒ膜１８を
エッチング除去してＺｎＯ：Ａｌ膜１７を露出させ、画
素電極２１からなる画素部の透明化を行う（図２
（ｈ）、（ｈ′）参照）。尚、これら保護絶縁膜２３及
びＣｒ膜１８のエッチングは全て一度のフォトプロセス
工程で形成したフォトレジスト膜をマスクとして連続的
に行うこともできる。
【００４８】以上のようにして、４枚のフォトマスクを
使用して、図示はしなかったが各電極の端子部の形成、
及び保護絶縁膜加工を含めて、全てのＴＦＴマトリクス
基板工程を終了し、図１に示すＴＦＴマトリクス装置を
作製する。このように本実施例によれば、ソース電極１
９及びドレイン電極２０がそれぞれＺｎＯ：Ａｌ膜１７
及びＣｒ膜１８から形成され、洗浄されたα−Ｓｉ膜か
らなる動作半導体層１４と接触するＺｎＯ：Ａｌ膜１７
の界面近傍におけるＡｌ濃度が１０〜１５％であるた
め、動作半導体層１４とソース電極１９及びドレイン電
極２０との良好なオーミックコンタクトを実現すること
ができる。従って、動作半導体層１４にイオン注入やイ
オンドーピング等により高濃度不純物領域の形成が不要
となるため、製造プロセスの簡略化を図り、コストダウ
ンを実現することができる。
使用して、図示はしなかったが各電極の端子部の形成、
及び保護絶縁膜加工を含めて、全てのＴＦＴマトリクス
基板工程を終了し、図１に示すＴＦＴマトリクス装置を
作製する。このように本実施例によれば、ソース電極１
９及びドレイン電極２０がそれぞれＺｎＯ：Ａｌ膜１７
及びＣｒ膜１８から形成され、洗浄されたα−Ｓｉ膜か
らなる動作半導体層１４と接触するＺｎＯ：Ａｌ膜１７
の界面近傍におけるＡｌ濃度が１０〜１５％であるた
め、動作半導体層１４とソース電極１９及びドレイン電
極２０との良好なオーミックコンタクトを実現すること
ができる。従って、動作半導体層１４にイオン注入やイ
オンドーピング等により高濃度不純物領域の形成が不要
となるため、製造プロセスの簡略化を図り、コストダウ
ンを実現することができる。
【００４９】しかも、画素電極２１は透明導電膜である
ＺｎＯ：Ａｌ膜１７からなり、ソース電極１９及びドレ
イン電極２０を形成する工程で同時に形成することがで
きるため、ＺｎＯ：Ａｌ膜１７の形成が工程の増加を招
くこともない。尚、上記第１の実施例による薄膜トラン
ジスタマトリクス装置の製造方法においては、ＺｎＯ：
Ａｌ膜１７はスパッタ法により形成したが、他の方法と
して、ＣＶＤ（化学気相成長）の一種であるＡＬＤ（原
子層デポジション）法によっても行うことができる。
ＺｎＯ：Ａｌ膜１７からなり、ソース電極１９及びドレ
イン電極２０を形成する工程で同時に形成することがで
きるため、ＺｎＯ：Ａｌ膜１７の形成が工程の増加を招
くこともない。尚、上記第１の実施例による薄膜トラン
ジスタマトリクス装置の製造方法においては、ＺｎＯ：
Ａｌ膜１７はスパッタ法により形成したが、他の方法と
して、ＣＶＤ（化学気相成長）の一種であるＡＬＤ（原
子層デポジション）法によっても行うことができる。
【００５０】このＡＬＤ法は、特開平２−２４６１６１
号に記載されているように、数Torrの真空度において原
料ガス雰囲気を切り換え、基板上に１層１層原子層を堆
積し、目的とする化合物薄膜を形成する方法である。こ
のＡＬＤ法では、数十ミリTorr以下の反応炉圧力で成膜
を行うため、原料ガス中に巨大クラスター分子が殆どな
く、従って、基板表面の凹凸が激しい場合や異物粒子が
付着している場合でも、膜中の積層欠陥や異常成長核が
なく、無欠陥の膜を形成できる。
号に記載されているように、数Torrの真空度において原
料ガス雰囲気を切り換え、基板上に１層１層原子層を堆
積し、目的とする化合物薄膜を形成する方法である。こ
のＡＬＤ法では、数十ミリTorr以下の反応炉圧力で成膜
を行うため、原料ガス中に巨大クラスター分子が殆どな
く、従って、基板表面の凹凸が激しい場合や異物粒子が
付着している場合でも、膜中の積層欠陥や異常成長核が
なく、無欠陥の膜を形成できる。
【００５１】以下、ＡＬＤ法によるＺｎＯ：Ａｌ膜の形
成方法について、図４を用いて説明する。図４に示すＡ
ＬＤ薄膜形成装置において、扇状の反応管２５の弧の中
央部に不活性ガスであるＡｒ（アルゴン）ガスのバリア
ガス出口２６ａが配設され、第１の弁２７ａに接続して
いる。また、バリアガス出口２６ａの左右の位置に原料
ガス出口２６ｂ、２６ｃ及び原料ガス出口２６ｄが配設
されている。
成方法について、図４を用いて説明する。図４に示すＡ
ＬＤ薄膜形成装置において、扇状の反応管２５の弧の中
央部に不活性ガスであるＡｒ（アルゴン）ガスのバリア
ガス出口２６ａが配設され、第１の弁２７ａに接続して
いる。また、バリアガス出口２６ａの左右の位置に原料
ガス出口２６ｂ、２６ｃ及び原料ガス出口２６ｄが配設
されている。
【００５２】Ｚｎを供給する原料ガス出口２６ｂは、第
２の弁２７ｂを介して、例えばＤＭＺ（ジメチルジン
ク；Ｚｎ（ＣＨ3 ）2 ）を入れたＤＭＺ容器２８に接続
している。尚、このＤＭＺ容器２８にはヒータ２９が付
設され、加熱によりＤＭＺ蒸気を発生させるようになっ
ている。また、Ａｌを供給する原料ガス出口２６ｃは、
第３の弁２７ｃを介して、有機アルミニウム、例えばＴ
ＭＡ（トリメチルアルミニウム；Ａｌ（ＣＨ3 ）3 ）を
入れたＴＭＡ容器３０に接続している。尚、このＴＭＡ
容器３０にもヒータ３１が付設され、加熱によりＴＭＡ
蒸気を発生させるようになっている。尚、ＴＭＡの代わ
りに、トリメチルアミンアラン等の有機アルミニウムを
用いてもよい。
２の弁２７ｂを介して、例えばＤＭＺ（ジメチルジン
ク；Ｚｎ（ＣＨ3 ）2 ）を入れたＤＭＺ容器２８に接続
している。尚、このＤＭＺ容器２８にはヒータ２９が付
設され、加熱によりＤＭＺ蒸気を発生させるようになっ
ている。また、Ａｌを供給する原料ガス出口２６ｃは、
第３の弁２７ｃを介して、有機アルミニウム、例えばＴ
ＭＡ（トリメチルアルミニウム；Ａｌ（ＣＨ3 ）3 ）を
入れたＴＭＡ容器３０に接続している。尚、このＴＭＡ
容器３０にもヒータ３１が付設され、加熱によりＴＭＡ
蒸気を発生させるようになっている。尚、ＴＭＡの代わ
りに、トリメチルアミンアラン等の有機アルミニウムを
用いてもよい。
【００５３】更に、水蒸気（Ｈ2 Ｏ）を供給する原料ガ
ス出口２６ｄは、第４の弁２７ｄを介して、純水を入れ
た水容器３２に接続している。尚、この水容器３２に
は、図示はしないが、保温器が付設され、水蒸気を発生
させるようになっている。他方、反応管２５の扇の要の
部分には吸気口が配設され、オリフィス弁３３を介し
て、排気用ターボ分子ポンプ３４に接続されている。そ
して反応管２５内の中央部には、扇形に左右に移動でき
るステージが設置され、このステージ上にＺｎＯ：Ａｌ
膜を形成すべき基板３５を搭載するようになっている。
ス出口２６ｄは、第４の弁２７ｄを介して、純水を入れ
た水容器３２に接続している。尚、この水容器３２に
は、図示はしないが、保温器が付設され、水蒸気を発生
させるようになっている。他方、反応管２５の扇の要の
部分には吸気口が配設され、オリフィス弁３３を介し
て、排気用ターボ分子ポンプ３４に接続されている。そ
して反応管２５内の中央部には、扇形に左右に移動でき
るステージが設置され、このステージ上にＺｎＯ：Ａｌ
膜を形成すべき基板３５を搭載するようになっている。
【００５４】次に、図４に示すＡＬＤ薄膜形成装置を用
いたＺｎＯ：Ａｌ膜の形成方法について述べる。先ず、
扇状の反応管２５中央に位置するステージ上に基板３５
を搭載した後、排気用ターボ分子ポンプ３４により、反
応管２５内の雰囲気を５×１０-7Torrまで排気する。そ
して第１の弁２７ａを開けてＡｒガスを５００sccm流
し、０．０１Torrになるようにオリフィス弁３３を絞
る。こうしてＡｒバリアガス３６をバリアガス出口２６
ａから反応管２５内の中央部に定常流として流す。
いたＺｎＯ：Ａｌ膜の形成方法について述べる。先ず、
扇状の反応管２５中央に位置するステージ上に基板３５
を搭載した後、排気用ターボ分子ポンプ３４により、反
応管２５内の雰囲気を５×１０-7Torrまで排気する。そ
して第１の弁２７ａを開けてＡｒガスを５００sccm流
し、０．０１Torrになるようにオリフィス弁３３を絞
る。こうしてＡｒバリアガス３６をバリアガス出口２６
ａから反応管２５内の中央部に定常流として流す。
【００５５】次いで、第１の弁２７ａを開けたまま、Ａ
ｒバリアガス３６の定常流を流している状態で、ヒータ
２９によりＤＭＺ容器２８を７０℃に加熱してＤＭＺ蒸
気を発生させ、第２の弁２７ｂを開ける。こうしてＡｒ
ガスをキャリアガスとするＤＭＺ蒸気３７を、原料ガス
出口２６ｂから反応管２５内の左側に定常流として流
す。
ｒバリアガス３６の定常流を流している状態で、ヒータ
２９によりＤＭＺ容器２８を７０℃に加熱してＤＭＺ蒸
気を発生させ、第２の弁２７ｂを開ける。こうしてＡｒ
ガスをキャリアガスとするＤＭＺ蒸気３７を、原料ガス
出口２６ｂから反応管２５内の左側に定常流として流
す。
【００５６】同様に、保温器により４０℃に保温した水
容器３２内に水蒸気を発生させ、第４の弁２７ｄを開け
る。こうしてＡｒガスをキャリアガスとする水蒸気３８
を、原料ガス出口２６ｄから反応管２５内の右側に定常
流として流す。次いで、ヒータ３１によりＴＭＡ容器３
０を１１０℃に加熱してＴＭＡ蒸気を発生させ、第３の
弁２７ｃを開ける。こうしてＡｒガスをキャリアガスと
するＴＭＡ蒸気３９を、原料ガス出口２６ｃから反応管
２５内の左側に送り込む。
容器３２内に水蒸気を発生させ、第４の弁２７ｄを開け
る。こうしてＡｒガスをキャリアガスとする水蒸気３８
を、原料ガス出口２６ｄから反応管２５内の右側に定常
流として流す。次いで、ヒータ３１によりＴＭＡ容器３
０を１１０℃に加熱してＴＭＡ蒸気を発生させ、第３の
弁２７ｃを開ける。こうしてＡｒガスをキャリアガスと
するＴＭＡ蒸気３９を、原料ガス出口２６ｃから反応管
２５内の左側に送り込む。
【００５７】このようにして作られた定常流を乱さない
ような速度、例えば往復３秒の周期で、基板３５を搭載
したステージを左右に移動させ、ＺｎＯ膜にＡｌが添加
された透明導電膜であるＺｎＯ：Ａｌ膜を基板３５上に
形成する。尚、ＺｎＯ：Ａｌ膜中のＡｌ濃度は、ＴＭＡ
蒸気３９の流量を制御することにより、基板３５の下地
の動作半導体層との界面近傍において例えば１５％と高
く、膜厚が厚くなるにつれて低下させ、膜厚８０ｎｍで
は１０％となるように制御することができる。
ような速度、例えば往復３秒の周期で、基板３５を搭載
したステージを左右に移動させ、ＺｎＯ膜にＡｌが添加
された透明導電膜であるＺｎＯ：Ａｌ膜を基板３５上に
形成する。尚、ＺｎＯ：Ａｌ膜中のＡｌ濃度は、ＴＭＡ
蒸気３９の流量を制御することにより、基板３５の下地
の動作半導体層との界面近傍において例えば１５％と高
く、膜厚が厚くなるにつれて低下させ、膜厚８０ｎｍで
は１０％となるように制御することができる。
【００５８】次に、本発明の第２の実施例によるＴＦＴ
マトリクス装置を、図５を用いて説明する。図５（ａ）
は第２の実施例によるＴＦＴマトリクス装置を示す平面
図であり、図５（ｂ）はそのＡ−Ａ′線断面図である。
尚、上記図１に示すＴＦＴマトリクス装置の構成要素と
同一の構成要素には同一の符号を付して説明を省略す
る。
マトリクス装置を、図５を用いて説明する。図５（ａ）
は第２の実施例によるＴＦＴマトリクス装置を示す平面
図であり、図５（ｂ）はそのＡ−Ａ′線断面図である。
尚、上記図１に示すＴＦＴマトリクス装置の構成要素と
同一の構成要素には同一の符号を付して説明を省略す
る。
【００５９】本実施例は、上記第１の実施例におけるＺ
ｎＯ：Ａｌ膜１７の代わりに、ＺｎＯ膜にＳｉが添加さ
れた透明導電膜であるＺｎＯ：Ｓｉ膜が用いられている
点に特徴がある。即ち、透明絶縁性基板１０上に、ゲー
ト電極１１及びこのゲート電極１１に接続するゲートバ
スライン１２が形成され、これらゲート電極１１及びゲ
ートバスライン１２上に、Ｓｉ3 Ｎ4 膜１３ａが形成さ
れている。また、ゲート電極１１上には、Ｓｉ3 Ｎ4 膜
１３ａからなるゲート絶縁膜１３を介して、α−Ｓｉ膜
からなる動作半導体層１４及びＳｉ3 Ｎ4 膜からなるチ
ャネル保護膜１５が順に積層されている。そして動作半
導体層１４周辺部はチャネル保護膜１５から外側にはみ
出している。
ｎＯ：Ａｌ膜１７の代わりに、ＺｎＯ膜にＳｉが添加さ
れた透明導電膜であるＺｎＯ：Ｓｉ膜が用いられている
点に特徴がある。即ち、透明絶縁性基板１０上に、ゲー
ト電極１１及びこのゲート電極１１に接続するゲートバ
スライン１２が形成され、これらゲート電極１１及びゲ
ートバスライン１２上に、Ｓｉ3 Ｎ4 膜１３ａが形成さ
れている。また、ゲート電極１１上には、Ｓｉ3 Ｎ4 膜
１３ａからなるゲート絶縁膜１３を介して、α−Ｓｉ膜
からなる動作半導体層１４及びＳｉ3 Ｎ4 膜からなるチ
ャネル保護膜１５が順に積層されている。そして動作半
導体層１４周辺部はチャネル保護膜１５から外側にはみ
出している。
【００６０】また、チャネル保護膜１５から外側にはみ
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ１００ｎｍのＺｎＯ：Ｓｉ膜４０及びＣｒ膜１
８が順に積層された複合膜からなるソース電極４１及び
ドレイン電極４２が相対して形成され、ソース電極４１
のＺｎＯ：Ｓｉ膜４０及びドレイン電極４２のＺｎＯ：
Ｓｉ膜４０がそれぞれ動作半導体層１４に接触してい
る。
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ１００ｎｍのＺｎＯ：Ｓｉ膜４０及びＣｒ膜１
８が順に積層された複合膜からなるソース電極４１及び
ドレイン電極４２が相対して形成され、ソース電極４１
のＺｎＯ：Ｓｉ膜４０及びドレイン電極４２のＺｎＯ：
Ｓｉ膜４０がそれぞれ動作半導体層１４に接触してい
る。
【００６１】ここで、ＺｎＯ：Ｓｉ膜４０中のＳｉ濃度
が、動作半導体層１４との界面近傍において例えば２０
％と高く、膜厚が厚くなるにつれて低下し、Ｃｒ膜１８
との界面近傍において５％となるように制御されている
ため、α−Ｓｉ膜からなる動作半導体層１４とＺｎＯ：
Ｓｉ膜４０との接触は良好なオーミックコンタクトとな
る。また、ＺｎＯ：Ｓｉ膜４０とＣｒ膜１８との接触も
当然に良好なオーミックコンタクトとなる。更に、この
程度の濃度のＳｉが添加されたＺｎＯ：Ｓｉ膜４０は、
充分に高い透明度を有している。
が、動作半導体層１４との界面近傍において例えば２０
％と高く、膜厚が厚くなるにつれて低下し、Ｃｒ膜１８
との界面近傍において５％となるように制御されている
ため、α−Ｓｉ膜からなる動作半導体層１４とＺｎＯ：
Ｓｉ膜４０との接触は良好なオーミックコンタクトとな
る。また、ＺｎＯ：Ｓｉ膜４０とＣｒ膜１８との接触も
当然に良好なオーミックコンタクトとなる。更に、この
程度の濃度のＳｉが添加されたＺｎＯ：Ｓｉ膜４０は、
充分に高い透明度を有している。
【００６２】また、ソース電極４１に接続して、Ｚｎ
Ｏ：Ｓｉ膜４０からなる画素電極４３が形成されてい
る。また、ドレイン電極４２に接続して、ＺｎＯ：Ｓｉ
膜４０及びＣｒ膜１８からなるドレインバスライン４４
が形成されている。また、これらソース電極４１及びド
レイン電極４２等の上には、Ｓｉ3 Ｎ4 膜からなる保護
絶縁膜２３が形成されている。但し、画素電極４３上に
は開口部２４が形成され、この開口部２４内においては
ＺｎＯ：Ｓｉ膜４０が露出しているため、画素電極４３
からなる画素部は透明化されている。
Ｏ：Ｓｉ膜４０からなる画素電極４３が形成されてい
る。また、ドレイン電極４２に接続して、ＺｎＯ：Ｓｉ
膜４０及びＣｒ膜１８からなるドレインバスライン４４
が形成されている。また、これらソース電極４１及びド
レイン電極４２等の上には、Ｓｉ3 Ｎ4 膜からなる保護
絶縁膜２３が形成されている。但し、画素電極４３上に
は開口部２４が形成され、この開口部２４内においては
ＺｎＯ：Ｓｉ膜４０が露出しているため、画素電極４３
からなる画素部は透明化されている。
【００６３】次に、図５のＴＦＴマトリクス装置の製造
方法を、図６に示す工程図を用いて説明する。尚、図６
（ａ）〜（ｃ）は、図５（ｂ）に対応する工程断面図で
あり、図６（ａ′）〜（ｃ′）は、図５（ａ）に対応す
る工程平面図である。また、上記図２及び図３に示すＴ
ＦＴマトリクス装置の構成要素と同一の構成要素には同
一の符号を付して説明を省略する。
方法を、図６に示す工程図を用いて説明する。尚、図６
（ａ）〜（ｃ）は、図５（ｂ）に対応する工程断面図で
あり、図６（ａ′）〜（ｃ′）は、図５（ａ）に対応す
る工程平面図である。また、上記図２及び図３に示すＴ
ＦＴマトリクス装置の構成要素と同一の構成要素には同
一の符号を付して説明を省略する。
【００６４】上記図２（ａ）〜（ｄ）に示される工程と
同様にして、透明絶縁性基板１０上にゲート電極１１及
びゲートバスライン１２を一体的に形成し、全面にＳｉ
3 Ｎ 4 膜１３ａ、α−Ｓｉ膜１４ａ、及びＳｉ3 Ｎ4 膜
１５ａを連続的に成膜し、ゲート電極１１上方に形成し
たフォトレジスト膜１６をマスクとして、Ｓｉ3 Ｎ4膜
１５ａ及びα−Ｓｉ膜１４ａの異方性エッチングとＳｉ
3 Ｎ4 膜１５ａの等方性エッチングとを行い、Ｓｉ3 Ｎ
4 膜からなるチャネル保護膜１５及び周辺部がチャネル
保護膜１５よりはみ出しているα−Ｓｉ膜からなる動作
半導体層１４を形成する。即ち、ゲート電極１１上のＳ
ｉ3 Ｎ4 膜１３ａからなるゲート絶縁膜１３上に、動作
半導体層１４及びチャネル保護膜１５を順に形成する
（図６（ａ）、（ａ′）参照）。
同様にして、透明絶縁性基板１０上にゲート電極１１及
びゲートバスライン１２を一体的に形成し、全面にＳｉ
3 Ｎ 4 膜１３ａ、α−Ｓｉ膜１４ａ、及びＳｉ3 Ｎ4 膜
１５ａを連続的に成膜し、ゲート電極１１上方に形成し
たフォトレジスト膜１６をマスクとして、Ｓｉ3 Ｎ4膜
１５ａ及びα−Ｓｉ膜１４ａの異方性エッチングとＳｉ
3 Ｎ4 膜１５ａの等方性エッチングとを行い、Ｓｉ3 Ｎ
4 膜からなるチャネル保護膜１５及び周辺部がチャネル
保護膜１５よりはみ出しているα−Ｓｉ膜からなる動作
半導体層１４を形成する。即ち、ゲート電極１１上のＳ
ｉ3 Ｎ4 膜１３ａからなるゲート絶縁膜１３上に、動作
半導体層１４及びチャネル保護膜１５を順に形成する
（図６（ａ）、（ａ′）参照）。
【００６５】次いで、フォトレジスト膜１６を除去した
後、ＡＬＤ法により、全面に透明導電膜としてのＺｎ
Ｏ：Ｓｉ膜４０を１００ｎｍの厚さに成膜する。更に、
このＺｎＯ：Ｓｉ膜４０上に、不透明導電膜としてのＣ
ｒ膜１８を２００ｎｍの厚さに成膜する（図６（ｂ）参
照）。尚、このときのＺｎＯ：Ｓｉ膜４０の成膜は、図
７に示すＡＬＤ薄膜形成装置を用いて行う。この図７の
ＡＬＤ薄膜形成装置は、図４に示すＡＬＤ薄膜形成装置
とほぼ同様であり、ただＡｌを含むＴＭＡ蒸気を供給す
る代わりに、Ｓｉを含むガスを供給するようになってい
る。
後、ＡＬＤ法により、全面に透明導電膜としてのＺｎ
Ｏ：Ｓｉ膜４０を１００ｎｍの厚さに成膜する。更に、
このＺｎＯ：Ｓｉ膜４０上に、不透明導電膜としてのＣ
ｒ膜１８を２００ｎｍの厚さに成膜する（図６（ｂ）参
照）。尚、このときのＺｎＯ：Ｓｉ膜４０の成膜は、図
７に示すＡＬＤ薄膜形成装置を用いて行う。この図７の
ＡＬＤ薄膜形成装置は、図４に示すＡＬＤ薄膜形成装置
とほぼ同様であり、ただＡｌを含むＴＭＡ蒸気を供給す
る代わりに、Ｓｉを含むガスを供給するようになってい
る。
【００６６】即ち、図４においては、原料ガス出口２６
ｃが第３の弁２７ｃを介してＴＭＡ容器３０に接続し、
ヒータ２４によりＴＭＡ容器３０内に発生させたＴＭＡ
蒸気３９を原料ガス出口２６ｃから反応管２５内に送り
込むようになっているが、図７のＡＬＤ薄膜形成装置に
おいては、例えばＴＥＯＳ（テトラエトキシシラン；Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ）ガスを、第３の弁４５を介して、
原料ガス出口４６から反応管２５内に送り込むようにな
っている。
ｃが第３の弁２７ｃを介してＴＭＡ容器３０に接続し、
ヒータ２４によりＴＭＡ容器３０内に発生させたＴＭＡ
蒸気３９を原料ガス出口２６ｃから反応管２５内に送り
込むようになっているが、図７のＡＬＤ薄膜形成装置に
おいては、例えばＴＥＯＳ（テトラエトキシシラン；Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ）ガスを、第３の弁４５を介して、
原料ガス出口４６から反応管２５内に送り込むようにな
っている。
【００６７】従って、反応管２５中央のステージ上に基
板３５を搭載し、反応管２５内の雰囲気を所定の圧力に
制御した後、Ａｒバリアガス３６をバリアガス出口２６
ａから反応管２５内の中央部に定常流として流し、ＤＭ
Ｚ蒸気３７を原料ガス出口２６ｂから反応管２５内の左
側に流し、水蒸気３８を原料ガス出口２６ｄから反応管
２５内の右側に流すと共に、ＴＥＯＳガス４７を第３の
弁４５を介して原料ガス出口４６から反応管２５内に周
期的に導入する。
板３５を搭載し、反応管２５内の雰囲気を所定の圧力に
制御した後、Ａｒバリアガス３６をバリアガス出口２６
ａから反応管２５内の中央部に定常流として流し、ＤＭ
Ｚ蒸気３７を原料ガス出口２６ｂから反応管２５内の左
側に流し、水蒸気３８を原料ガス出口２６ｄから反応管
２５内の右側に流すと共に、ＴＥＯＳガス４７を第３の
弁４５を介して原料ガス出口４６から反応管２５内に周
期的に導入する。
【００６８】そして定常流を乱さないような速度、例え
ば往復３秒の周期で、基板３５を搭載したステージを左
右に移動させ、基板３５上にＺｎＯ膜にＳｉが添加され
た透明導電膜であるＺｎＯ：Ｓｉ膜４０を形成する。
尚、ＺｎＯ：Ｓｉ膜４０中のＳｉ濃度は、ＴＥＯＳガス
４７を反応管２５内に導入する周期を制御し、成膜の初
期段階ではその導入周期を短くし、その後の段階で導入
周期を長くすることにより、基板３５の下地の動作半導
体層との界面近傍においては例えば２０％と高く、膜厚
が厚くなるにつれて低下させ、膜厚１００ｎｍでは５％
となるように制御する。
ば往復３秒の周期で、基板３５を搭載したステージを左
右に移動させ、基板３５上にＺｎＯ膜にＳｉが添加され
た透明導電膜であるＺｎＯ：Ｓｉ膜４０を形成する。
尚、ＺｎＯ：Ｓｉ膜４０中のＳｉ濃度は、ＴＥＯＳガス
４７を反応管２５内に導入する周期を制御し、成膜の初
期段階ではその導入周期を短くし、その後の段階で導入
周期を長くすることにより、基板３５の下地の動作半導
体層との界面近傍においては例えば２０％と高く、膜厚
が厚くなるにつれて低下させ、膜厚１００ｎｍでは５％
となるように制御する。
【００６９】尚、ＺｎＯ：Ｓｉ膜４０を成膜する前に、
薄い弗酸液によるスライトエッチングや水素プラズマ処
理等により、露出している動作半導体層１４表面の自然
酸化膜の除去することが望ましいのは、上記第１の実施
例の場合と同様である。次いで、上記図３（ｆ）〜
（ｈ）に示される工程と同様にして、Ｃｒ膜１８及びＺ
ｎＯ：Ｓｉ膜４０を所定の形状にパターニングして、動
作半導体層１４にそれぞれ接続するＺｎＯ：Ｓｉ膜４０
及びＣｒ膜１８からなるソース電極４１及びドレイン電
極４２、ソース電極４１に接続するＺｎＯ：Ｓｉ膜４０
からなる画素電極４３、並びにドレイン電極４２に接続
するＺｎＯ：Ｓｉ膜４０及びＣｒ膜１８からなるドレイ
ンバスライン４４を形成した後、全面にＳｉ3 Ｎ4 膜か
らなる保護絶縁膜２３を成膜し、続いて画素電極４３上
の保護絶縁膜２３及びＣｒ膜１８を選択的にエッチング
除去して開口部２４を形成し、ＺｎＯ：Ｓｉ膜４０を露
出させることにより画素電極４３からなる画素部の透明
化を行う（図６（ｃ）、（ｃ′）参照）。以上のように
して、図５に示すＴＦＴマトリクス装置を作製する。
薄い弗酸液によるスライトエッチングや水素プラズマ処
理等により、露出している動作半導体層１４表面の自然
酸化膜の除去することが望ましいのは、上記第１の実施
例の場合と同様である。次いで、上記図３（ｆ）〜
（ｈ）に示される工程と同様にして、Ｃｒ膜１８及びＺ
ｎＯ：Ｓｉ膜４０を所定の形状にパターニングして、動
作半導体層１４にそれぞれ接続するＺｎＯ：Ｓｉ膜４０
及びＣｒ膜１８からなるソース電極４１及びドレイン電
極４２、ソース電極４１に接続するＺｎＯ：Ｓｉ膜４０
からなる画素電極４３、並びにドレイン電極４２に接続
するＺｎＯ：Ｓｉ膜４０及びＣｒ膜１８からなるドレイ
ンバスライン４４を形成した後、全面にＳｉ3 Ｎ4 膜か
らなる保護絶縁膜２３を成膜し、続いて画素電極４３上
の保護絶縁膜２３及びＣｒ膜１８を選択的にエッチング
除去して開口部２４を形成し、ＺｎＯ：Ｓｉ膜４０を露
出させることにより画素電極４３からなる画素部の透明
化を行う（図６（ｃ）、（ｃ′）参照）。以上のように
して、図５に示すＴＦＴマトリクス装置を作製する。
【００７０】このように本実施例によれば、ソース電極
４１及びドレイン電極４２が、それぞれ動作半導体層１
４との界面近傍におけるＳｉ濃度が例えば２０％である
ＺｎＯ：Ｓｉ膜４０及びＣｒ膜１８から形成されると共
に、画素電極４３が透明導電膜であるＺｎＯ：Ｓｉ膜４
０から形成されているため、上記第１の実施例の場合と
同様の効果を奏することができる。
４１及びドレイン電極４２が、それぞれ動作半導体層１
４との界面近傍におけるＳｉ濃度が例えば２０％である
ＺｎＯ：Ｓｉ膜４０及びＣｒ膜１８から形成されると共
に、画素電極４３が透明導電膜であるＺｎＯ：Ｓｉ膜４
０から形成されているため、上記第１の実施例の場合と
同様の効果を奏することができる。
【００７１】しかも、上記第１の実施例の場合には、ソ
ース電極１９及びドレイン電極２０のＺｎＯ：Ａｌ膜１
７とα−Ｓｉ膜からなる動作半導体層１４との接触面に
おいて、ＺｎＯ：Ａｌ膜１７中のＡｌ原子が動作半導体
層１４内に拡散する現象が生じ、ＴＦＴ素子特性を低下
させる恐れがあるが、本実施例の場合は、ＺｎＯ：Ａｌ
膜１７の代わりにＺｎＯ：Ｓｉ膜４０を用いているた
め、α−Ｓｉ膜からなる動作半導体層１４への不純物拡
散が生じることはなく、素子特性劣化の恐れはない。従
って、この点においては、上記第１の実施例よりも優れ
た効果を発揮することができる。
ース電極１９及びドレイン電極２０のＺｎＯ：Ａｌ膜１
７とα−Ｓｉ膜からなる動作半導体層１４との接触面に
おいて、ＺｎＯ：Ａｌ膜１７中のＡｌ原子が動作半導体
層１４内に拡散する現象が生じ、ＴＦＴ素子特性を低下
させる恐れがあるが、本実施例の場合は、ＺｎＯ：Ａｌ
膜１７の代わりにＺｎＯ：Ｓｉ膜４０を用いているた
め、α−Ｓｉ膜からなる動作半導体層１４への不純物拡
散が生じることはなく、素子特性劣化の恐れはない。従
って、この点においては、上記第１の実施例よりも優れ
た効果を発揮することができる。
【００７２】尚、上記第２の実施例においては、Ｚｎ
Ｏ：Ｓｉ膜４０中のＳｉ濃度が動作半導体層１４との界
面近傍において最も高く、膜厚が厚くなるにつれて低下
しているが、こうしたＳｉ濃度の分布に限定されること
はなく、動作半導体層１４及びＣｒ膜１８のそれぞれと
の良好なオーミックコンタクトを確保することができ、
かつＺｎＯ：Ｓｉ膜４０の透明性を損なわない限り、種
々の濃度分布をとることが可能である。次に、本発明の
第３の実施例によるＴＦＴマトリクス装置を、図８及び
図９を用いて説明する。
Ｏ：Ｓｉ膜４０中のＳｉ濃度が動作半導体層１４との界
面近傍において最も高く、膜厚が厚くなるにつれて低下
しているが、こうしたＳｉ濃度の分布に限定されること
はなく、動作半導体層１４及びＣｒ膜１８のそれぞれと
の良好なオーミックコンタクトを確保することができ、
かつＺｎＯ：Ｓｉ膜４０の透明性を損なわない限り、種
々の濃度分布をとることが可能である。次に、本発明の
第３の実施例によるＴＦＴマトリクス装置を、図８及び
図９を用いて説明する。
【００７３】図８は第３の実施例によるＴＦＴマトリク
ス装置を示す断面図であり、図９はそのソース電極及び
ドレイン電極を構成するＺｎＯ：Ｓｉ：Ａｌ膜中に含有
されるＳｉ及びＡｌの分布を示すグラフである。尚、第
３の実施例によるＴＦＴマトリクス装置を示す平面図
は、上記図１（ａ）又は図２（ａ）と同様であるため、
省略する。また、上記図１又は図２に示すＴＦＴマトリ
クス装置の構成要素と同一の構成要素には同一の符号を
付して説明を省略する。
ス装置を示す断面図であり、図９はそのソース電極及び
ドレイン電極を構成するＺｎＯ：Ｓｉ：Ａｌ膜中に含有
されるＳｉ及びＡｌの分布を示すグラフである。尚、第
３の実施例によるＴＦＴマトリクス装置を示す平面図
は、上記図１（ａ）又は図２（ａ）と同様であるため、
省略する。また、上記図１又は図２に示すＴＦＴマトリ
クス装置の構成要素と同一の構成要素には同一の符号を
付して説明を省略する。
【００７４】本実施例は、上記第２の実施例におけるＺ
ｎＯ：Ｓｉ膜４０の代わりに、ＺｎＯ膜にＡｌ及びＳｉ
の両方が添加された透明導電膜であるＺｎＯ：Ｓｉ：Ａ
ｌ膜が用いられている点に特徴がある。即ち、透明絶縁
性基板１０上に、ゲート電極１１が形成され、このゲー
ト電極１１上には、Ｓｉ3 Ｎ4 膜１３ａからなるゲート
絶縁膜１３を介して、α−Ｓｉ膜からなる動作半導体層
１４及びＳｉ3 Ｎ4 膜からなるチャネル保護膜１５が順
に積層され、動作半導体層１４周辺部はチャネル保護膜
１５から外側にはみ出している。
ｎＯ：Ｓｉ膜４０の代わりに、ＺｎＯ膜にＡｌ及びＳｉ
の両方が添加された透明導電膜であるＺｎＯ：Ｓｉ：Ａ
ｌ膜が用いられている点に特徴がある。即ち、透明絶縁
性基板１０上に、ゲート電極１１が形成され、このゲー
ト電極１１上には、Ｓｉ3 Ｎ4 膜１３ａからなるゲート
絶縁膜１３を介して、α−Ｓｉ膜からなる動作半導体層
１４及びＳｉ3 Ｎ4 膜からなるチャネル保護膜１５が順
に積層され、動作半導体層１４周辺部はチャネル保護膜
１５から外側にはみ出している。
【００７５】また、チャネル保護膜１５から外側にはみ
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ１００ｎｍのＺｎＯ：Ｓｉ：Ａｌ膜４８及びＣ
ｒ膜１８が順に積層された複合膜からなるソース電極４
９及びドレイン電極５０が相対して形成されており、ソ
ース電極４９及びドレイン電極５０のＺｎＯ：Ｓｉ：Ａ
ｌ膜４８がそれぞれ動作半導体層１４に接触している。
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ１００ｎｍのＺｎＯ：Ｓｉ：Ａｌ膜４８及びＣ
ｒ膜１８が順に積層された複合膜からなるソース電極４
９及びドレイン電極５０が相対して形成されており、ソ
ース電極４９及びドレイン電極５０のＺｎＯ：Ｓｉ：Ａ
ｌ膜４８がそれぞれ動作半導体層１４に接触している。
【００７６】尚、図９のグラフに示されるように、Ｚｎ
Ｏ：Ｓｉ：Ａｌ膜４８中のＳｉ濃度は動作半導体層１４
との界面近傍において２０％と高く、膜厚が厚くなるに
つれて低下し、Ｃｒ膜１８との界面近傍において０％と
なるように制御されている。また、ＺｎＯ：Ｓｉ：Ａｌ
膜４８中のＡｌ濃度は動作半導体層１４との界面近傍に
おいて０％であり、膜厚が厚くなるにつれて増加し、Ｃ
ｒ膜１８との界面近傍において５％となるように制御さ
れている。
Ｏ：Ｓｉ：Ａｌ膜４８中のＳｉ濃度は動作半導体層１４
との界面近傍において２０％と高く、膜厚が厚くなるに
つれて低下し、Ｃｒ膜１８との界面近傍において０％と
なるように制御されている。また、ＺｎＯ：Ｓｉ：Ａｌ
膜４８中のＡｌ濃度は動作半導体層１４との界面近傍に
おいて０％であり、膜厚が厚くなるにつれて増加し、Ｃ
ｒ膜１８との界面近傍において５％となるように制御さ
れている。
【００７７】従って、α−Ｓｉ膜からなる動作半導体層
１４とＺｎＯ：Ｓｉ：Ａｌ膜４８との接触は良好なオー
ミックコンタクトとなると共に、ＺｎＯ：Ｓｉ：Ａｌ膜
４８とＣｒ膜１８との接触も良好なオーミックコンタク
トとなる。また、ＺｎＯ：Ｓｉ：Ａｌ膜４８中のＡｌ原
子のα−Ｓｉ膜からなる動作半導体層１４内への拡散は
極めて微小であるため、ＴＦＴ素子特性を低下させる恐
れは殆どない。更に、この程度の濃度のＳｉ及びＡｌが
添加されたＺｎＯ：Ｓｉ：Ａｌ膜４８は、充分に高い透
明度を有している。
１４とＺｎＯ：Ｓｉ：Ａｌ膜４８との接触は良好なオー
ミックコンタクトとなると共に、ＺｎＯ：Ｓｉ：Ａｌ膜
４８とＣｒ膜１８との接触も良好なオーミックコンタク
トとなる。また、ＺｎＯ：Ｓｉ：Ａｌ膜４８中のＡｌ原
子のα−Ｓｉ膜からなる動作半導体層１４内への拡散は
極めて微小であるため、ＴＦＴ素子特性を低下させる恐
れは殆どない。更に、この程度の濃度のＳｉ及びＡｌが
添加されたＺｎＯ：Ｓｉ：Ａｌ膜４８は、充分に高い透
明度を有している。
【００７８】また、ソース電極４９に接続して、Ｚｎ
Ｏ：Ｓｉ：Ａｌ膜４８からなる画素電極５１が形成され
ている。更に、これらソース電極４９及びドレイン電極
５０等の上には、Ｓｉ3 Ｎ4 膜からなる保護絶縁膜２３
が形成されているが、画素電極５１上には開口部２４が
形成され、この開口部２４内においてはＺｎＯ：Ｓｉ：
Ａｌ膜４８が露出しているため、画素電極５１からなる
画素部は透明化されている。
Ｏ：Ｓｉ：Ａｌ膜４８からなる画素電極５１が形成され
ている。更に、これらソース電極４９及びドレイン電極
５０等の上には、Ｓｉ3 Ｎ4 膜からなる保護絶縁膜２３
が形成されているが、画素電極５１上には開口部２４が
形成され、この開口部２４内においてはＺｎＯ：Ｓｉ：
Ａｌ膜４８が露出しているため、画素電極５１からなる
画素部は透明化されている。
【００７９】尚、図５のＴＦＴマトリクス装置の製造方
法は、上記図２、図３又は図６に示される上記第１又は
第２の実施例の場合とほぼ同様であるため、その説明を
省略する。但し、ＺｎＯ：Ｓｉ：Ａｌ膜４８は、図４及
び図７に示すＡＬＤ薄膜形成装置を組み合わせた装置を
用いての成膜すればよい。また、ＺｎＯ：Ｓｉ：Ａｌ膜
４８中のＳｉ濃度及びＡｌ濃度は、Ｓｉ及びＡｌを含む
原料ガスの流量を制御すればよい。例えば成膜開始時に
は、ＤＭＺ蒸気３７と共にＴＥＯＳガス４１を流す一
方、ＴＭＡ蒸気３９を流さないでおく。成膜が進につれ
て徐々にＴＥＯＳガス４１の流量を減少させると共に、
ＴＭＡ蒸気３９の流量を増加していく。そしてＤＭＺ蒸
気３７は常に一定量を流し続ける。こうして、図９のグ
ラフに示されるような所望の分布に制御することができ
る。
法は、上記図２、図３又は図６に示される上記第１又は
第２の実施例の場合とほぼ同様であるため、その説明を
省略する。但し、ＺｎＯ：Ｓｉ：Ａｌ膜４８は、図４及
び図７に示すＡＬＤ薄膜形成装置を組み合わせた装置を
用いての成膜すればよい。また、ＺｎＯ：Ｓｉ：Ａｌ膜
４８中のＳｉ濃度及びＡｌ濃度は、Ｓｉ及びＡｌを含む
原料ガスの流量を制御すればよい。例えば成膜開始時に
は、ＤＭＺ蒸気３７と共にＴＥＯＳガス４１を流す一
方、ＴＭＡ蒸気３９を流さないでおく。成膜が進につれ
て徐々にＴＥＯＳガス４１の流量を減少させると共に、
ＴＭＡ蒸気３９の流量を増加していく。そしてＤＭＺ蒸
気３７は常に一定量を流し続ける。こうして、図９のグ
ラフに示されるような所望の分布に制御することができ
る。
【００８０】尚、ＴＥＯＳガス４１及びＴＭＡ蒸気３９
の流量を制御する代わりに、これらＴＥＯＳガス４１及
びＴＭＡ蒸気３９の導入周期を制御することにより、Ｓ
ｉ及びＡｌの濃度分布を制御することも可能である。こ
のように本実施例によれば、ソース電極４９及びドレイ
ン電極５０が、それぞれＺｎＯ：Ｓｉ：Ａｌ膜４８及び
Ｃｒ膜１８が順に積層された複合膜から形成され、動作
半導体層１４と接触するＺｎＯ：Ｓｉ：Ａｌ膜４８の動
作半導体層１４との界面近傍におけるＳｉ濃度が２０％
と高く、Ａｌ濃度が０％と低いことにより、また画素電
極４９が、ＺｎＯ：Ｓｉ：Ａｌ膜４８からなる透明導電
膜であることにより、上記第２の実施例の場合と同様の
効果を奏することができる。
の流量を制御する代わりに、これらＴＥＯＳガス４１及
びＴＭＡ蒸気３９の導入周期を制御することにより、Ｓ
ｉ及びＡｌの濃度分布を制御することも可能である。こ
のように本実施例によれば、ソース電極４９及びドレイ
ン電極５０が、それぞれＺｎＯ：Ｓｉ：Ａｌ膜４８及び
Ｃｒ膜１８が順に積層された複合膜から形成され、動作
半導体層１４と接触するＺｎＯ：Ｓｉ：Ａｌ膜４８の動
作半導体層１４との界面近傍におけるＳｉ濃度が２０％
と高く、Ａｌ濃度が０％と低いことにより、また画素電
極４９が、ＺｎＯ：Ｓｉ：Ａｌ膜４８からなる透明導電
膜であることにより、上記第２の実施例の場合と同様の
効果を奏することができる。
【００８１】次に、本発明の第４の実施例によるＴＦＴ
マトリクス装置を、図１０を用いて説明する。図１０は
第４の実施例によるＴＦＴマトリクス装置を示す断面図
である。尚、第４の実施例によるＴＦＴマトリクス装置
を示す平面図は、上記図１（ａ）又は図２（ａ）と同様
であるため、省略する。また、上記図１又は図２に示す
ＴＦＴマトリクス装置の構成要素と同一の構成要素には
同一の符号を付して説明を省略する。
マトリクス装置を、図１０を用いて説明する。図１０は
第４の実施例によるＴＦＴマトリクス装置を示す断面図
である。尚、第４の実施例によるＴＦＴマトリクス装置
を示す平面図は、上記図１（ａ）又は図２（ａ）と同様
であるため、省略する。また、上記図１又は図２に示す
ＴＦＴマトリクス装置の構成要素と同一の構成要素には
同一の符号を付して説明を省略する。
【００８２】本実施例は、上記第３の実施例におけるＺ
ｎＯ：Ｓｉ：Ａｌ膜４８の代わりに、ＺｎＯ：Ｓｉ膜及
びＺｎＯ：Ａｌ膜が順に積層された２層構造の透明導電
膜が用いられている点に特徴がある。即ち、透明絶縁性
基板１０上に、ゲート電極１１が形成され、このゲート
電極１１上には、Ｓｉ3 Ｎ4 膜１３ａからなるゲート絶
縁膜１３を介して、α−Ｓｉ膜からなる動作半導体層１
４及びＳｉ3 Ｎ4 膜からなるチャネル保護膜１５が順に
積層され、動作半導体層１４周辺部はチャネル保護膜１
５から外側にはみ出している。
ｎＯ：Ｓｉ：Ａｌ膜４８の代わりに、ＺｎＯ：Ｓｉ膜及
びＺｎＯ：Ａｌ膜が順に積層された２層構造の透明導電
膜が用いられている点に特徴がある。即ち、透明絶縁性
基板１０上に、ゲート電極１１が形成され、このゲート
電極１１上には、Ｓｉ3 Ｎ4 膜１３ａからなるゲート絶
縁膜１３を介して、α−Ｓｉ膜からなる動作半導体層１
４及びＳｉ3 Ｎ4 膜からなるチャネル保護膜１５が順に
積層され、動作半導体層１４周辺部はチャネル保護膜１
５から外側にはみ出している。
【００８３】また、チャネル保護膜１５から外側にはみ
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ１００ｎｍのＺｎＯ：Ｓｉ膜５２、厚さ１００
ｎｍのＺｎＯ：Ａｌ膜５３及びＣｒ膜１８が順に積層さ
れた複合膜からなるソース電極５４及びドレイン電極５
５が相対して形成され、ソース電極５４及びドレイン電
極５５のＺｎＯ：Ｓｉ膜５２がそれぞれ動作半導体層１
４に接触している。
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ１００ｎｍのＺｎＯ：Ｓｉ膜５２、厚さ１００
ｎｍのＺｎＯ：Ａｌ膜５３及びＣｒ膜１８が順に積層さ
れた複合膜からなるソース電極５４及びドレイン電極５
５が相対して形成され、ソース電極５４及びドレイン電
極５５のＺｎＯ：Ｓｉ膜５２がそれぞれ動作半導体層１
４に接触している。
【００８４】尚、ＺｎＯ：Ｓｉ膜５２中のＳｉ濃度は少
なくとも動作半導体層１４との界面近傍において２０％
となるように制御され、ＺｎＯ：Ａｌ膜５３中のＡｌ濃
度は少なくともＣｒ膜１８との界面近傍において５％と
なるように制御されている。従って、α−Ｓｉ膜からな
る動作半導体層１４とＺｎＯ：Ｓｉ膜５２との接触は良
好なオーミックコンタクトとなると共に、ＺｎＯ：Ａｌ
膜５３とＣｒ膜１８との接触も良好なオーミックコンタ
クトとなる。また、ＺｎＯ：Ｓｉ膜５２の介在により、
ＺｎＯ：Ａｌ膜５３中のＡｌ原子のα−Ｓｉ膜からなる
動作半導体層１４内への拡散が防止されるため、ＴＦＴ
素子特性を低下させる恐れはない。更に、この程度の濃
度のＳｉ及びＡｌがそれぞれ添加されたＺｎＯ：Ｓｉ膜
５２及びＺｎＯ：Ａｌ膜５３は、共に充分に高い透明度
を有している。
なくとも動作半導体層１４との界面近傍において２０％
となるように制御され、ＺｎＯ：Ａｌ膜５３中のＡｌ濃
度は少なくともＣｒ膜１８との界面近傍において５％と
なるように制御されている。従って、α−Ｓｉ膜からな
る動作半導体層１４とＺｎＯ：Ｓｉ膜５２との接触は良
好なオーミックコンタクトとなると共に、ＺｎＯ：Ａｌ
膜５３とＣｒ膜１８との接触も良好なオーミックコンタ
クトとなる。また、ＺｎＯ：Ｓｉ膜５２の介在により、
ＺｎＯ：Ａｌ膜５３中のＡｌ原子のα−Ｓｉ膜からなる
動作半導体層１４内への拡散が防止されるため、ＴＦＴ
素子特性を低下させる恐れはない。更に、この程度の濃
度のＳｉ及びＡｌがそれぞれ添加されたＺｎＯ：Ｓｉ膜
５２及びＺｎＯ：Ａｌ膜５３は、共に充分に高い透明度
を有している。
【００８５】また、ソース電極５４に接続して、Ｚｎ
Ｏ：Ｓｉ膜５２及びＺｎＯ：Ａｌ膜５３からなる画素電
極５６が形成されている。更に、これらソース電極５４
及びドレイン電極５５等の上には、Ｓｉ3 Ｎ4 膜からな
る保護絶縁膜２３が形成されているが、画素電極５６上
には開口部２４が形成され、この開口部２４内において
はＺｎＯ：Ａｌ膜５３が露出しているため、画素電極５
６からなる画素部は透明化されている。
Ｏ：Ｓｉ膜５２及びＺｎＯ：Ａｌ膜５３からなる画素電
極５６が形成されている。更に、これらソース電極５４
及びドレイン電極５５等の上には、Ｓｉ3 Ｎ4 膜からな
る保護絶縁膜２３が形成されているが、画素電極５６上
には開口部２４が形成され、この開口部２４内において
はＺｎＯ：Ａｌ膜５３が露出しているため、画素電極５
６からなる画素部は透明化されている。
【００８６】尚、図５のＴＦＴマトリクス装置の製造方
法は、上記図２、図３又は図６に示される上記第１又は
第２の実施例の場合とほぼ同様であるため、その説明を
省略する。但し、ＺｎＯ：Ｓｉ膜５２及びＺｎＯ：Ａｌ
膜５３の成膜は、図４及び図７に示すＡＬＤ薄膜形成装
置を組み合わせた装置を用いて連続して行えばよい。或
いはまた、本実施例の場合、ＺｎＯ：Ｓｉ膜５２中のＳ
ｉ濃度及びＺｎＯ：Ａｌ膜５３中のＡｌ濃度は一定であ
ってもよいため、上記第１の実施例において説明したス
パッタ法を用いて成膜してもよい。
法は、上記図２、図３又は図６に示される上記第１又は
第２の実施例の場合とほぼ同様であるため、その説明を
省略する。但し、ＺｎＯ：Ｓｉ膜５２及びＺｎＯ：Ａｌ
膜５３の成膜は、図４及び図７に示すＡＬＤ薄膜形成装
置を組み合わせた装置を用いて連続して行えばよい。或
いはまた、本実施例の場合、ＺｎＯ：Ｓｉ膜５２中のＳ
ｉ濃度及びＺｎＯ：Ａｌ膜５３中のＡｌ濃度は一定であ
ってもよいため、上記第１の実施例において説明したス
パッタ法を用いて成膜してもよい。
【００８７】このように本実施例によれば、ソース電極
５４及びドレイン電極５５が、それぞれ動作半導体層１
４との界面近傍におけるＳｉ濃度が高いＺｎＯ：Ｓｉ膜
５２、Ｃｒ膜１８との界面近傍におけるＡｌ濃度が高い
ＺｎＯ：Ａｌ膜５３、及びＣｒ膜１８が順に積層された
複合膜から形成されると共に、画素電極５６が、Ｚｎ
Ｏ：Ｓｉ膜５２及びＺｎＯ：Ａｌ膜５３が順に積層され
た透明導電膜であることにより、上記第３の実施例の場
合と同様の効果を奏することができる。
５４及びドレイン電極５５が、それぞれ動作半導体層１
４との界面近傍におけるＳｉ濃度が高いＺｎＯ：Ｓｉ膜
５２、Ｃｒ膜１８との界面近傍におけるＡｌ濃度が高い
ＺｎＯ：Ａｌ膜５３、及びＣｒ膜１８が順に積層された
複合膜から形成されると共に、画素電極５６が、Ｚｎ
Ｏ：Ｓｉ膜５２及びＺｎＯ：Ａｌ膜５３が順に積層され
た透明導電膜であることにより、上記第３の実施例の場
合と同様の効果を奏することができる。
【００８８】尚、上記第３の実施例においては、ソース
電極５４及びドレイン電極５５の動作半導体層１４と接
触する膜としてＺｎＯ：Ｓｉ膜５２を用いているが、こ
のＺｎＯ：Ｓｉ膜５２の代わりに、上記図８に示すＺｎ
Ｏ：Ｓｉ：Ａｌ膜４８を用いてもよい。従って、この場
合、ソース電極５４及びドレイン電極５５は、それぞれ
ＺｎＯ：Ｓｉ：Ａｌ膜４８、ＺｎＯ：Ａｌ膜５３、及び
Ｃｒ膜１８から形成され、画素電極５６は、ＺｎＯ：Ｓ
ｉ：Ａｌ膜４８及びＺｎＯ：Ａｌ膜５３から形成される
ことになる。
電極５４及びドレイン電極５５の動作半導体層１４と接
触する膜としてＺｎＯ：Ｓｉ膜５２を用いているが、こ
のＺｎＯ：Ｓｉ膜５２の代わりに、上記図８に示すＺｎ
Ｏ：Ｓｉ：Ａｌ膜４８を用いてもよい。従って、この場
合、ソース電極５４及びドレイン電極５５は、それぞれ
ＺｎＯ：Ｓｉ：Ａｌ膜４８、ＺｎＯ：Ａｌ膜５３、及び
Ｃｒ膜１８から形成され、画素電極５６は、ＺｎＯ：Ｓ
ｉ：Ａｌ膜４８及びＺｎＯ：Ａｌ膜５３から形成される
ことになる。
【００８９】次に、本発明の第５の実施例によるＴＦＴ
マトリクス装置を、図１１を用いて説明する。図１１は
第５の実施例によるＴＦＴマトリクス装置を示す断面図
である。尚、第５の実施例によるＴＦＴマトリクス装置
を示す平面図は、上記図１（ａ）又は図２（ａ）と同様
であるため、省略する。また、上記図１又は図２に示す
ＴＦＴマトリクス装置の構成要素と同一の構成要素には
同一の符号を付して説明を省略する。
マトリクス装置を、図１１を用いて説明する。図１１は
第５の実施例によるＴＦＴマトリクス装置を示す断面図
である。尚、第５の実施例によるＴＦＴマトリクス装置
を示す平面図は、上記図１（ａ）又は図２（ａ）と同様
であるため、省略する。また、上記図１又は図２に示す
ＴＦＴマトリクス装置の構成要素と同一の構成要素には
同一の符号を付して説明を省略する。
【００９０】本実施例は、上記第４の実施例における２
層構造のＺｎＯ：Ｓｉ膜及びＺｎＯ：Ａｌ膜の代わり
に、Ｚｎ薄膜、ＺｎＯ膜及び、Ａｌが添加されたＺｎ
Ｏ：Ａｌ膜が順に積層された３層構造の透明導電膜が用
いられている点に特徴がある。即ち、透明絶縁性基板１
０上に、ゲート電極１１が形成され、このゲート電極１
１上には、Ｓｉ3 Ｎ4 膜１３ａからなるゲート絶縁膜１
３を介して、α−Ｓｉ膜からなる動作半導体層１４及び
Ｓｉ3 Ｎ4 膜からなるチャネル保護膜１５が順に積層さ
れ、動作半導体層１４周辺部はチャネル保護膜１５から
外側にはみ出している。
層構造のＺｎＯ：Ｓｉ膜及びＺｎＯ：Ａｌ膜の代わり
に、Ｚｎ薄膜、ＺｎＯ膜及び、Ａｌが添加されたＺｎ
Ｏ：Ａｌ膜が順に積層された３層構造の透明導電膜が用
いられている点に特徴がある。即ち、透明絶縁性基板１
０上に、ゲート電極１１が形成され、このゲート電極１
１上には、Ｓｉ3 Ｎ4 膜１３ａからなるゲート絶縁膜１
３を介して、α−Ｓｉ膜からなる動作半導体層１４及び
Ｓｉ3 Ｎ4 膜からなるチャネル保護膜１５が順に積層さ
れ、動作半導体層１４周辺部はチャネル保護膜１５から
外側にはみ出している。
【００９１】また、チャネル保護膜１５から外側にはみ
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ５ｎｍのＺｎ薄膜５７、厚さ１５ｎｍのＺｎＯ
膜５８、厚さ１００ｎｍのＺｎＯ：Ａｌ膜５９、及びＣ
ｒ膜１８が順に積層された複合膜からなるソース電極６
０及びドレイン電極６１が相対して形成され、ソース電
極６０及びドレイン電極６１のＺｎ薄膜５７がそれぞれ
動作半導体層１４に接触している。
出している動作半導体層１４及びＳｉ3 Ｎ4 膜１３ａ上
に、厚さ５ｎｍのＺｎ薄膜５７、厚さ１５ｎｍのＺｎＯ
膜５８、厚さ１００ｎｍのＺｎＯ：Ａｌ膜５９、及びＣ
ｒ膜１８が順に積層された複合膜からなるソース電極６
０及びドレイン電極６１が相対して形成され、ソース電
極６０及びドレイン電極６１のＺｎ薄膜５７がそれぞれ
動作半導体層１４に接触している。
【００９２】尚、α−Ｓｉ膜からなる動作半導体層１４
とＺｎ薄膜５７との接触は良好なオーミックコンタクト
となると共に、ＺｎＯ：Ａｌ膜５９中のＡｌ濃度は少な
くともＣｒ膜１８との界面近傍において５％となるよう
に制御されているため、ＺｎＯ：Ａｌ膜５９とＣｒ膜１
８との接触も良好なオーミックコンタクトとなる。ま
た、Ｚｎ薄膜５７及びＺｎＯ膜５８の介在により、Ｚｎ
Ｏ：Ａｌ膜５９中のＡｌ原子のα−Ｓｉ膜からなる動作
半導体層１４内への拡散が防止されるため、ＴＦＴ素子
特性を低下させる恐れはない。
とＺｎ薄膜５７との接触は良好なオーミックコンタクト
となると共に、ＺｎＯ：Ａｌ膜５９中のＡｌ濃度は少な
くともＣｒ膜１８との界面近傍において５％となるよう
に制御されているため、ＺｎＯ：Ａｌ膜５９とＣｒ膜１
８との接触も良好なオーミックコンタクトとなる。ま
た、Ｚｎ薄膜５７及びＺｎＯ膜５８の介在により、Ｚｎ
Ｏ：Ａｌ膜５９中のＡｌ原子のα−Ｓｉ膜からなる動作
半導体層１４内への拡散が防止されるため、ＴＦＴ素子
特性を低下させる恐れはない。
【００９３】更に、Ｚｎ薄膜５７は本来は不透明である
が、５ｎｍの程度の膜厚であれば透明性を有する。ま
た、この程度の濃度のＡｌが添加されたＺｎＯ：Ａｌ膜
５９は、充分に高い透明度を有している。従って、Ｚｎ
薄膜５７、ＺｎＯ膜５８、及びＺｎＯ：Ａｌ膜５９が順
に積層された複合膜は、全体として透明導電膜となって
いる。
が、５ｎｍの程度の膜厚であれば透明性を有する。ま
た、この程度の濃度のＡｌが添加されたＺｎＯ：Ａｌ膜
５９は、充分に高い透明度を有している。従って、Ｚｎ
薄膜５７、ＺｎＯ膜５８、及びＺｎＯ：Ａｌ膜５９が順
に積層された複合膜は、全体として透明導電膜となって
いる。
【００９４】また、ソース電極６０に接続して、Ｚｎ薄
膜５７、ＺｎＯ膜５８、及びＺｎＯ：Ａｌ膜５９からな
る画素電極６２が形成されている。更に、これらソース
電極６０及びドレイン電極６１等の上には、Ｓｉ3 Ｎ4
膜からなる保護絶縁膜２３が形成されているが、画素電
極６２上には開口部２４が形成され、この開口部２４内
においてはＺｎＯ：Ａｌ膜５９が露出しているため、画
素電極６２からなる画素部は透明化されている。
膜５７、ＺｎＯ膜５８、及びＺｎＯ：Ａｌ膜５９からな
る画素電極６２が形成されている。更に、これらソース
電極６０及びドレイン電極６１等の上には、Ｓｉ3 Ｎ4
膜からなる保護絶縁膜２３が形成されているが、画素電
極６２上には開口部２４が形成され、この開口部２４内
においてはＺｎＯ：Ａｌ膜５９が露出しているため、画
素電極６２からなる画素部は透明化されている。
【００９５】次に、図１１のＴＦＴマトリクス装置の製
造方法を、図１２に示す工程図を用いて説明する。尚、
上記図２及び図３に示すＴＦＴマトリクス装置の構成要
素と同一の構成要素には同一の符号を付して説明を省略
する。上記図２（ａ）〜（ｄ）に示される工程と同様に
して、透明絶縁性基板１０上にゲート電極１１を形成
し、全面にＳｉ3 Ｎ4 膜１３ａ、α−Ｓｉ膜１４ａ、及
びＳｉ3 Ｎ4 膜１５ａを順に成膜し、ゲート電極１１上
方に形成したフォトレジスト膜１６をマスクとして、Ｓ
ｉ3 Ｎ4 膜１５ａ及びα−Ｓｉ膜１４ａの異方性エッチ
ングとＳｉ3 Ｎ4 膜１５ａの等方性エッチングとを行
い、Ｓｉ3 Ｎ4 膜からなるチャネル保護膜１５及び周辺
部がチャネル保護膜１５からはみ出しているα−Ｓｉ膜
１４ａからなる動作半導体層１４を形成する。即ち、ゲ
ート電極１１上のＳｉ3 Ｎ4 膜１３ａからなるゲート絶
縁膜１３上に、動作半導体層１４及びチャネル保護膜１
５を順に形成する（図１２（ａ）参照）。
造方法を、図１２に示す工程図を用いて説明する。尚、
上記図２及び図３に示すＴＦＴマトリクス装置の構成要
素と同一の構成要素には同一の符号を付して説明を省略
する。上記図２（ａ）〜（ｄ）に示される工程と同様に
して、透明絶縁性基板１０上にゲート電極１１を形成
し、全面にＳｉ3 Ｎ4 膜１３ａ、α−Ｓｉ膜１４ａ、及
びＳｉ3 Ｎ4 膜１５ａを順に成膜し、ゲート電極１１上
方に形成したフォトレジスト膜１６をマスクとして、Ｓ
ｉ3 Ｎ4 膜１５ａ及びα−Ｓｉ膜１４ａの異方性エッチ
ングとＳｉ3 Ｎ4 膜１５ａの等方性エッチングとを行
い、Ｓｉ3 Ｎ4 膜からなるチャネル保護膜１５及び周辺
部がチャネル保護膜１５からはみ出しているα−Ｓｉ膜
１４ａからなる動作半導体層１４を形成する。即ち、ゲ
ート電極１１上のＳｉ3 Ｎ4 膜１３ａからなるゲート絶
縁膜１３上に、動作半導体層１４及びチャネル保護膜１
５を順に形成する（図１２（ａ）参照）。
【００９６】次いで、フォトレジスト膜１６を除去した
後、ＤＭＺを原料ガスとするＣＶＤ法により、全面にＺ
ｎ薄膜５７を２００ｎｍの厚さに成膜した後、このＺｎ
薄膜５７の表面層約１５０ｎｍを酸化してＺｎＯ膜５８
を形成する。尚、このＺｎ薄膜５７表面層の酸化は、動
作半導体層１４がα−Ｓｉ膜１４ａからなることを考慮
して、水蒸気雰囲気中で温度３００℃以下の条件で行
う。
後、ＤＭＺを原料ガスとするＣＶＤ法により、全面にＺ
ｎ薄膜５７を２００ｎｍの厚さに成膜した後、このＺｎ
薄膜５７の表面層約１５０ｎｍを酸化してＺｎＯ膜５８
を形成する。尚、このＺｎ薄膜５７表面層の酸化は、動
作半導体層１４がα−Ｓｉ膜１４ａからなることを考慮
して、水蒸気雰囲気中で温度３００℃以下の条件で行
う。
【００９７】続いて、ＡＬＤ法により、このＺｎＯ膜５
８上に、透明導電膜としてのＺｎＯ：Ａｌ膜５９を１０
０ｎｍの厚さに成膜する。更に、このＺｎＯ：Ａｌ膜５
９上に、不透明導電膜としてのＣｒ膜１８を成膜する
（図１２（ｂ）参照）。尚、このとき、ＺｎＯ：Ａｌ膜
５９中のＡｌ濃度は一定であってもよいため、ＺｎＯ：
Ａｌ膜５９の成膜は上記第１の実施例において説明した
スパッタ法を用いてもよい。
８上に、透明導電膜としてのＺｎＯ：Ａｌ膜５９を１０
０ｎｍの厚さに成膜する。更に、このＺｎＯ：Ａｌ膜５
９上に、不透明導電膜としてのＣｒ膜１８を成膜する
（図１２（ｂ）参照）。尚、このとき、ＺｎＯ：Ａｌ膜
５９中のＡｌ濃度は一定であってもよいため、ＺｎＯ：
Ａｌ膜５９の成膜は上記第１の実施例において説明した
スパッタ法を用いてもよい。
【００９８】次いで、上記図３（ｆ）〜（ｈ）に示され
る工程と同様にして、Ｃｒ膜１８、ＺｎＯ：Ａｌ膜５
９、ＺｎＯ膜５８及びＺｎ薄膜５７を所定の形状にパタ
ーニングして、動作半導体層１４にそれぞれ接続するＺ
ｎ薄膜５７、ＺｎＯ膜５８、ＺｎＯ：Ａｌ膜５９、及び
Ｃｒ膜１８からなるソース電極６０及びドレイン電極６
１、ソース電極６０に接続するＺｎ薄膜５７、ＺｎＯ膜
５８、及びＺｎＯ：Ａｌ膜５９からなる画素電極６２を
形成した後、全面にＳｉ3 Ｎ4 膜からなる保護絶縁膜２
３を成膜し、続いて画素電極６２上の保護絶縁膜２３及
びＣｒ膜１８を選択的にエッチング除去して開口部２４
を形成し、ＺｎＯ：Ａｌ膜５９を露出させることにより
画素電極４３からなる画素部の透明化を行う（図１２
（ｃ）参照）。以上のようにして、図１１に示すＴＦＴ
マトリクス装置を作製する。
る工程と同様にして、Ｃｒ膜１８、ＺｎＯ：Ａｌ膜５
９、ＺｎＯ膜５８及びＺｎ薄膜５７を所定の形状にパタ
ーニングして、動作半導体層１４にそれぞれ接続するＺ
ｎ薄膜５７、ＺｎＯ膜５８、ＺｎＯ：Ａｌ膜５９、及び
Ｃｒ膜１８からなるソース電極６０及びドレイン電極６
１、ソース電極６０に接続するＺｎ薄膜５７、ＺｎＯ膜
５８、及びＺｎＯ：Ａｌ膜５９からなる画素電極６２を
形成した後、全面にＳｉ3 Ｎ4 膜からなる保護絶縁膜２
３を成膜し、続いて画素電極６２上の保護絶縁膜２３及
びＣｒ膜１８を選択的にエッチング除去して開口部２４
を形成し、ＺｎＯ：Ａｌ膜５９を露出させることにより
画素電極４３からなる画素部の透明化を行う（図１２
（ｃ）参照）。以上のようにして、図１１に示すＴＦＴ
マトリクス装置を作製する。
【００９９】このように本実施例によれば、ソース電極
５４及びドレイン電極５５が、それぞれＺｎ薄膜５７、
ＺｎＯ膜５８、ＺｎＯ：Ａｌ膜５９及びＣｒ膜１８が順
に積層された複合膜から形成され、そのＺｎ薄膜５７と
動作半導体層１４との接触が良好なオーミックコンタク
トをなすことにより、また画素電極５６が、Ｚｎ薄膜５
７、ＺｎＯ膜５８、及びＺｎＯ：Ａｌ膜５９が順に積層
された透明導電膜であることにより、上記第３の実施例
の場合と同様の効果を奏することができる。
５４及びドレイン電極５５が、それぞれＺｎ薄膜５７、
ＺｎＯ膜５８、ＺｎＯ：Ａｌ膜５９及びＣｒ膜１８が順
に積層された複合膜から形成され、そのＺｎ薄膜５７と
動作半導体層１４との接触が良好なオーミックコンタク
トをなすことにより、また画素電極５６が、Ｚｎ薄膜５
７、ＺｎＯ膜５８、及びＺｎＯ：Ａｌ膜５９が順に積層
された透明導電膜であることにより、上記第３の実施例
の場合と同様の効果を奏することができる。
【０１００】尚、上記第１〜第５の実施例においては、
ソース電極１９、４１、４９、５４、６０及びドレイン
電極２０、４２、５０、５５、６１は、それぞれＡｌ又
はＳｉが添加されたＺｎＯ膜１７、４０、４８、５２、
５３、５９を有し、画素電極２１、４３、５１、５６、
６２は、Ａｌ又はＳｉが添加されたＺｎＯ膜１７、…、
５９からなっているが、このＺｎＯ膜に添加される元素
はＡｌ又はＳｉに限定されず、例えばＴｉ等の金属元素
又はＧｅ等のＩＶ族元素であってもよい。
ソース電極１９、４１、４９、５４、６０及びドレイン
電極２０、４２、５０、５５、６１は、それぞれＡｌ又
はＳｉが添加されたＺｎＯ膜１７、４０、４８、５２、
５３、５９を有し、画素電極２１、４３、５１、５６、
６２は、Ａｌ又はＳｉが添加されたＺｎＯ膜１７、…、
５９からなっているが、このＺｎＯ膜に添加される元素
はＡｌ又はＳｉに限定されず、例えばＴｉ等の金属元素
又はＧｅ等のＩＶ族元素であってもよい。
【０１０１】また、上記第１〜第５の実施例において
は、ソース電極１９、…、６０及びドレイン電極２０、
…、６１は、Ａｌ又はＳｉが添加されたＺｎＯ膜１７、
…、５９とＣｒ膜１８とが順に積層された複合膜からな
っているが、Ｃｒ膜１８等の不透明導電膜は必ずしも存
在しなくてもよい。即ち、ソース電極及びドレイン電極
を、それぞれＡｌ又はＳｉが添加されたＺｎＯ膜等から
のみ構成してもよい。
は、ソース電極１９、…、６０及びドレイン電極２０、
…、６１は、Ａｌ又はＳｉが添加されたＺｎＯ膜１７、
…、５９とＣｒ膜１８とが順に積層された複合膜からな
っているが、Ｃｒ膜１８等の不透明導電膜は必ずしも存
在しなくてもよい。即ち、ソース電極及びドレイン電極
を、それぞれＡｌ又はＳｉが添加されたＺｎＯ膜等から
のみ構成してもよい。
【０１０２】この場合、Ｃｒ膜１８の成膜、パターニン
グ、画素電極上の開口部形成の際の選択エッチング等の
工程が省略できるため、製造プロセスを更に簡略化する
ことができる。但し、Ｃｒ膜１８を省略した分、Ａｌ又
はＳｉが添加されたＺｎＯ膜等の膜厚を厚くすることが
望ましい。更に、上記第１〜第５の実施例においては、
動作半導体層１４が全てα−Ｓｉ膜からなる場合につい
て述べたが、動作半導体層１４が多結晶Ｓｉ膜からなる
場合についても、本発明を適用することができる。
グ、画素電極上の開口部形成の際の選択エッチング等の
工程が省略できるため、製造プロセスを更に簡略化する
ことができる。但し、Ｃｒ膜１８を省略した分、Ａｌ又
はＳｉが添加されたＺｎＯ膜等の膜厚を厚くすることが
望ましい。更に、上記第１〜第５の実施例においては、
動作半導体層１４が全てα−Ｓｉ膜からなる場合につい
て述べたが、動作半導体層１４が多結晶Ｓｉ膜からなる
場合についても、本発明を適用することができる。
【０１０３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、透明絶縁基板と、この透明絶縁基板上にマト
リクス状に配置されたＴＦＴと、このＴＦＴのソース電
極に接続された画素電極と、画素電極間に配列されたゲ
ートバスラインと、画素電極間にゲートバスラインと交
差して配列されたドレインバスラインとを備えた薄膜ト
ランジスタマトリクス装置において、ＴＦＴの動作半導
体層が、アモルファスシリコン膜又は多結晶シリコン膜
からなり、ソース電極及びドレイン電極が、金属元素又
はＩＶ族元素が添加されたＺｎＯ膜を含む透明導電膜を
有し、この透明導電膜が動作半導体層と接触しているこ
とにより、ソース電極及びドレイン電極と動作半導体層
との良好なオーミックコンタクトを確保することができ
る。
によれば、透明絶縁基板と、この透明絶縁基板上にマト
リクス状に配置されたＴＦＴと、このＴＦＴのソース電
極に接続された画素電極と、画素電極間に配列されたゲ
ートバスラインと、画素電極間にゲートバスラインと交
差して配列されたドレインバスラインとを備えた薄膜ト
ランジスタマトリクス装置において、ＴＦＴの動作半導
体層が、アモルファスシリコン膜又は多結晶シリコン膜
からなり、ソース電極及びドレイン電極が、金属元素又
はＩＶ族元素が添加されたＺｎＯ膜を含む透明導電膜を
有し、この透明導電膜が動作半導体層と接触しているこ
とにより、ソース電極及びドレイン電極と動作半導体層
との良好なオーミックコンタクトを確保することができ
る。
【０１０４】また、透明絶縁基板上に第１の不透明導電
膜からなるゲート電極及び前記ゲート電極に接続するゲ
ートバスラインを形成し、全面に第１の絶縁膜、アモル
ファスシリコン膜又は多結晶シリコン膜からなる半導体
層、及び第２の絶縁膜を順に積層した後、所定の形状に
パターニングしたレジスト膜をマスクとする第２の絶縁
膜及び半導体層の異方性エッチング及びチャネル保護膜
の等方性エッチングにより、ゲート電極上に第１の絶縁
膜からなるゲート絶縁膜を介して半導体層からなる動作
半導体層及び輪郭が動作半導体層の輪郭の内側になる第
２の絶縁膜からなるチャネル保護膜を形成し、全面に金
属元素又はＩＶ族元素が添加されたＺｎＯ膜を含む透明
導電膜を形成し、この透明導電膜を所定の形状にパター
ニングして、動作半導体層にそれぞれ接続された透明導
電膜からなるソース電極及びドレイン電極、ソース電極
に接続された透明導電膜からなる画素電極、並びにドレ
イン電極に接続された透明導電膜からなるドレインバス
ラインを形成し、全面に第３の絶縁膜を堆積した後、画
素電極上の第３の絶縁膜を選択的にエッチング除去し
て、画素開口部を形成することにより、ソース電極及び
ドレイン電極を構成する透明導電膜と画素電極を構成す
る透明導電膜と同時に成膜することができるため、ＴＦ
Ｔマトリクス装置の製造方法の簡略化を実現することが
できる。従って、ＴＦＴマトリクス装置を用いたＬＣＤ
パネルのコストダウンに大きく寄与することができる。
膜からなるゲート電極及び前記ゲート電極に接続するゲ
ートバスラインを形成し、全面に第１の絶縁膜、アモル
ファスシリコン膜又は多結晶シリコン膜からなる半導体
層、及び第２の絶縁膜を順に積層した後、所定の形状に
パターニングしたレジスト膜をマスクとする第２の絶縁
膜及び半導体層の異方性エッチング及びチャネル保護膜
の等方性エッチングにより、ゲート電極上に第１の絶縁
膜からなるゲート絶縁膜を介して半導体層からなる動作
半導体層及び輪郭が動作半導体層の輪郭の内側になる第
２の絶縁膜からなるチャネル保護膜を形成し、全面に金
属元素又はＩＶ族元素が添加されたＺｎＯ膜を含む透明
導電膜を形成し、この透明導電膜を所定の形状にパター
ニングして、動作半導体層にそれぞれ接続された透明導
電膜からなるソース電極及びドレイン電極、ソース電極
に接続された透明導電膜からなる画素電極、並びにドレ
イン電極に接続された透明導電膜からなるドレインバス
ラインを形成し、全面に第３の絶縁膜を堆積した後、画
素電極上の第３の絶縁膜を選択的にエッチング除去し
て、画素開口部を形成することにより、ソース電極及び
ドレイン電極を構成する透明導電膜と画素電極を構成す
る透明導電膜と同時に成膜することができるため、ＴＦ
Ｔマトリクス装置の製造方法の簡略化を実現することが
できる。従って、ＴＦＴマトリクス装置を用いたＬＣＤ
パネルのコストダウンに大きく寄与することができる。
【図１】本発明の第１の実施例によるＴＦＴマトリクス
装置を示す平面図及びその断面図である。
装置を示す平面図及びその断面図である。
【図２】図１のＴＦＴマトリクス装置の製造方法を説明
するための工程図（その１）である。
するための工程図（その１）である。
【図３】図１のＴＦＴマトリクス装置の製造方法を説明
するための工程図（その２）である。
するための工程図（その２）である。
【図４】図１のＴＦＴマトリクス装置の製造に用いるＡ
ＬＤ薄膜形成装置を示す概略図である。
ＬＤ薄膜形成装置を示す概略図である。
【図５】本発明の第２の実施例によるＴＦＴマトリクス
装置を示す平面図及びその断面図である。
装置を示す平面図及びその断面図である。
【図６】図５のＴＦＴマトリクス装置の製造方法を説明
するための工程図である。
するための工程図である。
【図７】図５のＴＦＴマトリクス装置の製造に用いるＡ
ＬＤ薄膜形成装置を示す概略図である。
ＬＤ薄膜形成装置を示す概略図である。
【図８】本発明の第３の実施例によるＴＦＴマトリクス
装置を示す断面図である。
装置を示す断面図である。
【図９】図８のＴＦＴマトリクス装置のソース電極及び
ドレイン電極をなすＺｎＯ：Ｓｉ：Ａｌ膜中に含有され
るＳｉ及びＡｌの分布を示すグラフである。
ドレイン電極をなすＺｎＯ：Ｓｉ：Ａｌ膜中に含有され
るＳｉ及びＡｌの分布を示すグラフである。
【図１０】本発明の第４の実施例によるＴＦＴマトリク
ス装置を示す断面図である。
ス装置を示す断面図である。
【図１１】本発明の第５の実施例によるＴＦＴマトリク
ス装置を示す断面図である。
ス装置を示す断面図である。
【図１２】図１１のＴＦＴマトリクス装置の製造方法を
説明するための工程図である。
説明するための工程図である。
【図１３】従来のＴＦＴマトリクス装置の製造方法を説
明するための工程図（その１）である。
明するための工程図（その１）である。
【図１４】従来のＴＦＴマトリクス装置の製造方法を説
明するための工程図（その２）である。
明するための工程図（その２）である。
【図１５】提案されているＴＦＴマトリクス装置の製造
方法を説明するための工程図である。
方法を説明するための工程図である。
１０…透明絶縁性基板 １１…ゲート電極 １２…ゲートバスライン １３ａ、１５ａ…Ｓｉ3 Ｎ4 膜 １３…ゲート絶縁膜 １４ａ…α−Ｓｉ膜 １４…動作半導体層 １５…チャネル保護膜 １６…フォトレジスト膜 １７、５３、５９…ＺｎＯ：Ａｌ膜 １８…Ｃｒ膜 １９、４１、４９、５４、６０…ソース電極 ２０、４２、５０、５５、６１…ドレイン電極 ２１、４３、５１、５６、６２…画素電極 ２２、４４…ドレインバスライン ２３…保護絶縁膜 ２４…開口部 ２５…反応管 ２６ａ…バリアガス出口 ２６ｂ、２６ｃ、２６ｄ、４６…原料ガス出口 ２７ａ…第１の弁 ２７ｂ…第２の弁 ２７ｃ…第３の弁 ２７ｄ…第４の弁 ２８…ＤＭＺ容器 ２９、３１…ヒータ ３０…ＴＭＡ容器 ３２…水容器 ３３…オリフィス弁 ３４…排気用ターボ分子ポンプ ３５…基板 ３６…Ａｒバリアガス ３７…ＤＭＺ蒸気 ３８…水蒸気 ３９…ＴＭＡ蒸気 ４０、５２…ＺｎＯ：Ｓｉ膜 ４５…第５の弁 ４７…ＴＥＯＳガス ４８…ＺｎＯ：Ｓｉ：Ａｌ膜 ５７…Ｚｎ膜 ５８…ＺｎＯ膜 ７０…透明絶縁性ガスラ基板 ７１…ゲート電極 ７２…ゲートバスライン ７３ａ…Ｓｉ3 Ｎ4 膜 ７３…ゲート絶縁膜 ７４ａ…α−Ｓｉ膜 ７４…動作半導体層 ７５ａ…Ｓｉ3 Ｎ4 膜 ７５…チャネル保護膜 ７６…ｎ+ 型α−Ｓｉ膜 ７７…Ｔｉ膜 ７８、８６…ソース電極 ７９、８７…ドレイン電極 ８０、８９…ドレインバスライン ８１、８８…画素電極 ８２…フォトレジスト膜 ８３…ｎ+ 型不純物領域 ８４…ＩＴＯ膜 ８５…Ｍｏ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 誠 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小杉 清久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 代木 育夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (17)
- 【請求項１】 透明絶縁基板と、 前記透明絶縁基板上にマトリクス状に配置され、ゲート
電極と、前記ゲート電極上にゲート絶縁膜を介して形成
された動作半導体層と、前記動作半導体層上に相対して
形成されたソース電極及びドレイン電極とを有している
薄膜トランジスタと、 前記薄膜トランジスタの前記ソース電極に接続されてい
る画素電極と、 前記画素電極間に配列され、前記薄膜トランジスタ部の
前記ゲート電極に接続されているゲートバスラインと、 前記画素電極間に前記ゲートバスラインと交差して配列
され、前記薄膜トランジスタの前記ドレイン電極に接続
されているドレインバスラインとを備えた薄膜トランジ
スタマトリクス装置において、 前記動作半導体層が、アモルファスシリコン膜又は多結
晶シリコン膜からなり、 前記ソース電極及び前記ドレイン電極が、金属元素又は
ＩＶ族元素が添加されたＺｎＯ膜を含む透明導電膜を有
し、 前記ソース電極及び前記ドレイン電極の前記透明導電膜
が前記動作半導体層と接触していることを特徴とする薄
膜トランジスタマトリクス装置。 - 【請求項２】 請求項１記載の薄膜トランジスタマトリ
クス装置において、 前記ソース電極及び前記ドレイン電極が、前記透明導電
膜と前記透明導電膜上に積層された不透明導電膜とから
なることを特徴とする薄膜トランジスタマトリクス装
置。 - 【請求項３】 請求項１又は２に記載の薄膜トランジス
タマトリクス装置において、 前記画素電極が、金属元素又はＩＶ族元素が添加された
ＺｎＯ膜を含む透明導電膜からなることを特徴とする薄
膜トランジスタマトリクス装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記透明導電膜が、ＺｎＯ膜にＡｌが添加されたＺｎ
Ｏ：Ａｌ膜であることを特徴とする薄膜トランジスタマ
トリクス装置。 - 【請求項５】 請求項１乃至３のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記透明導電膜が、ＺｎＯ膜にＳｉが添加されたＺｎ
Ｏ：Ｓｉ膜であることを特徴とする薄膜トランジスタマ
トリクス装置。 - 【請求項６】 請求項１乃至３のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記透明導電膜が、ＺｎＯ膜にＡｌ及びＳｉが添加され
たＺｎＯ：Ａｌ：Ｓｉ膜であり、 前記ＺｎＯ：Ａｌ：Ｓｉ膜中のＡｌ濃度が、前記動作半
導体層との接触面近傍において最もに低く、前記Ｚｎ
Ｏ：Ａｌ：Ｓｉ膜中のＳｉ濃度が、前記動作半導体層と
の接触面近傍において最も高いことを特徴とする薄膜ト
ランジスタマトリクス装置。 - 【請求項７】 請求項１乃至３のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記透明導電膜が、ＺｎＯ膜にＳｉが添加されたＺｎ
Ｏ：Ｓｉ膜とＺｎＯ膜にＡｌが添加されたＺｎＯ：Ａｌ
膜とが順に積層された複合膜であることを特徴とする薄
膜トランジスタマトリクス装置。 - 【請求項８】 請求項１乃至３のいずれかに記載の薄膜
トランジスタマトリクス装置において、 前記透明導電膜が、Ｚｎ薄膜と、ＺｎＯ膜と、金属元素
又はＩＶ族元素が添加されたＺｎＯ膜とが順に積層され
た複合膜であることを特徴とする薄膜トランジスタマト
リクス装置。 - 【請求項９】 請求項８記載の薄膜トランジスタマトリ
クス装置において、 前記Ｚｎ薄膜が、１０ｎｍ以下の膜厚であることを特徴
とする薄膜トランジスタマトリクス装置。 - 【請求項１０】 請求項１、２、３、８、及び９のいず
れかに記載の薄膜トランジスタマトリクス装置におい
て、 前記ＺｎＯ膜に添加された元素が、Ａｌ、Ｔｉ、Ｓｉ、
又はＧｅであることを特徴とする薄膜トランジスタマト
リクス装置。 - 【請求項１１】 透明絶縁基板上に、第１の不透明導電
膜を成膜した後、所定の形状にパターニングして、前記
第１の不透明導電膜からなるゲート電極及び前記ゲート
電極に接続するゲートバスラインを形成する第１の工程
と、 全面に、第１の絶縁膜、アモルファスシリコン膜又は多
結晶シリコン膜からなる半導体層、第２の絶縁膜を順に
積層した後、前記ゲート電極上方の前記第２の絶縁膜上
に前記ゲート電極と同じ幅又はより小さい幅にパターニ
ングしたレジスト膜を島状に形成する第２の工程と、 前記レジスト膜をマスクとして、前記第２の絶縁膜及び
前記半導体層を異方性エッチングすると共に前記チャネ
ル保護膜を等方性エッチングして、前記ゲート電極上
に、前記第１の絶縁膜からなるゲート絶縁膜を介して、
前記半導体層からなる動作半導体層及び輪郭が前記動作
半導体層の輪郭の内側になる前記第２の絶縁膜からなる
チャネル保護膜を形成する第３の工程と、 前記レジスト膜を除去した後、前記第１の絶縁膜、前記
動作半導体層、及び前記チャネル保護膜を被覆して、金
属元素又はＩＶ族元素が添加されたＺｎＯ膜を含む透明
導電膜を形成する第４の工程と、 前記透明導電膜を所定の形状にパターニングして、前記
動作半導体層にそれぞれ接続された前記透明導電膜から
なるソース電極及びドレイン電極、前記ソース電極に接
続された前記透明導電膜からなる画素電極、並びに前記
ドレイン電極に接続された前記透明導電膜からなるドレ
インバスラインを形成する第５の工程と、 全面に、第３の絶縁膜を堆積した後、前記画素電極上の
前記第３の絶縁膜を選択的にエッチング除去して、画素
開口部を形成する第６の工程とを含むことを特徴とする
薄膜トランジスタマトリクス装置の製造方法。 - 【請求項１２】 請求項１１記載の薄膜トランジスタマ
トリクス装置の製造方法において、 前記第４の工程が、前記第１の絶縁膜、前記動作半導体
層、及び前記チャネル保護膜を被覆して、金属元素又は
ＩＶ族元素が添加されたＺｎＯ膜を含む透明導電膜を形
成した後、前記透明導電膜上に、第２の不透明導電膜を
成膜する工程であり、 前記第５の工程が、前記第２の不透明導電膜及び前記透
明導電膜を所定の形状にパターニングして、前記動作半
導体層にそれぞれ接続された前記透明導電膜及び前記第
２の不透明導電膜からなるソース電極及びドレイン電
極、前記ソース電極に接続された前記透明導電膜からな
る画素電極、並びに前記ドレイン電極に接続された前記
透明導電膜及び前記第２の不透明導電膜からなるドレイ
ンバスラインを形成する工程であり、 前記第６の工程が、全面に第３の絶縁膜を堆積した後、
前記画素電極上の前記第３の絶縁膜及び前記第２の不透
明導電膜を選択的にエッチング除去して、画素開口部を
形成する工程であることを特徴とする薄膜トランジスタ
マトリクス装置の製造方法。 - 【請求項１３】 請求項１１又は１２に記載の薄膜トラ
ンジスタマトリクス装置の製造方法において、 前記透明導電膜を形成する工程が、前記第１の絶縁膜、
前記動作半導体層、及び前記チャネル保護膜を被覆し
て、Ｚｎ薄膜を形成し、前記Ｚｎ薄膜の表面層のみを酸
化して、前記Ｚｎ薄膜上にＺｎＯ膜を形成し、前記Ｚｎ
Ｏ膜上に、金属元素又はＩＶ族元素が添加されたＺｎＯ
膜を形成して、前記Ｚｎ薄膜と前記ＺｎＯ膜と前記金属
元素又はＩＶ族元素が添加されたＺｎＯ膜とが順に積層
された複合膜を形成する工程であることを特徴とする薄
膜トランジスタマトリクス装置の製造方法。 - 【請求項１４】 請求項１３記載の薄膜トランジスタマ
トリクス装置の製造方法において、 前記Ｚｎ薄膜の表面層のみを酸化して前記Ｚｎ薄膜上に
ＺｎＯ膜を形成する際、温度３００℃以下の水蒸気雰囲
気中で酸化することを特徴とする薄膜トランジスタマト
リクス装置の製造方法。 - 【請求項１５】 請求項１１乃至１４のいずれかに記載
の薄膜トランジスタマトリクス装置の製造方法におい
て、 前記金属元素又はＩＶ族元素が添加されたＺｎＯ膜の形
成を、スパッタ法を用いて行うことを特徴とする薄膜ト
ランジスタマトリクス装置の製造方法。 - 【請求項１６】 請求項１１乃至１４のいずれかに記載
の薄膜トランジスタマトリクス装置の製造方法におい
て、 前記金属元素又はＩＶ族元素が添加されたＺｎＯ膜の形
成を、高真空中で所定の原料ガスを交互に複数回供給し
て１原子層ずつ堆積させる原子層デポジション法を用い
て行うことを特徴とする薄膜トランジスタマトリクス装
置の製造方法。 - 【請求項１７】 請求項１６記載の薄膜トランジスタマ
トリクス装置の製造方法において、 前記ＺｎＯ膜に添加する金属元素又はＩＶ族元素の原料
ガスの供給量を制御して、前記ＺｎＯ膜中の金属元素又
はＩＶ族元素の濃度分布を制御することを特徴とする薄
膜トランジスタマトリクス装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22257793A JPH06291318A (ja) | 1993-02-02 | 1993-09-07 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-15015 | 1993-02-02 | ||
| JP1501593 | 1993-02-02 | ||
| JP22257793A JPH06291318A (ja) | 1993-02-02 | 1993-09-07 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291318A true JPH06291318A (ja) | 1994-10-18 |
Family
ID=26351079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22257793A Withdrawn JPH06291318A (ja) | 1993-02-02 | 1993-09-07 | 薄膜トランジスタマトリクス装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291318A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330471A (ja) * | 2005-05-27 | 2006-12-07 | Sharp Corp | 表示装置用基板及びそれを備えた液晶表示装置 |
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-
1993
- 1993-09-07 JP JP22257793A patent/JPH06291318A/ja not_active Withdrawn
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