JPH1093102A - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH1093102A
JPH1093102A JP9148318A JP14831897A JPH1093102A JP H1093102 A JPH1093102 A JP H1093102A JP 9148318 A JP9148318 A JP 9148318A JP 14831897 A JP14831897 A JP 14831897A JP H1093102 A JPH1093102 A JP H1093102A
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layer
forming
insulating film
ohmic contact
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JP9148318A
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Jae-Yong Park
パーク ジャエ−ヨン
Jae-Kyun Lee
リー ジャエ−キュン
Jung-Hoan Kim
キム ジュン−ホアン
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Abstract

(57)【要約】 （修正有） 【課題】 半導体層とオーム接触層を連続的に形成し
て、自然酸化膜の形成を防止し得る薄膜トランジスタの
製造方法を提供する。 【解決手段】 透明な絶縁基板３１上にゲート電極３
３，絶縁膜３５，半導体層３７を形成する。絶縁膜３
５，半導体層３７上に第２の半導体層３９と半導体層３
９上に不純物が高濃度でドーピングされたオーム接触層
４１を形成する。オーム接触層４１上に導電性金属層を
形成し、導電性金属層をパターニングしてソース電極４
３及びドレイン電極４５を形成した後、オーム接触層４
１と半導体層３９を除去して、半導体層３７と絶縁膜３
５を露出させる。絶縁膜３５、半導体層３７、ソース電
極４３及びドレイン電極４５を覆うようにパッシベーシ
ョン層４７を形成し、パッシベーション層４７にソース
電極４３またはドレイン電極４５の所定部分が露出され
るようにコンタクトホール４９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリッ
クス液晶表示装置(Active Matrix Liquid Crystal Dis
play)の薄膜トランジスタの製造方法に係り、特に半導
体層、ソース電極及びドレイン電極を同一のマスクを用
いてパターニングすることにより、製造工程数を減らす
ことのできる薄膜トランジスタの製造方法に関する。
【０００２】また、半導体層とオーム接触層を同一チャ
ンバ内で連続的に成長させて、両層の間に自然酸化膜が
成長することを防止するトランジスタの製造方法に関す
る。
【０００３】
【従来の技術】アクティブマトリックス液晶表示装置の
マトリックスアレーは、薄膜トランジスタと同じスイッ
チング素子と、これに電気的に連結されており、光を透
過するかまたは反射する画素(pixel)電極を基本単位と
する画素とが縦横に配列される構造を持つ。
【０００４】前記薄膜トランジスタは、半導体層を多結
晶シリコンから形成するコプレーナ(coplanar)形と、非
晶質シリコンから形成するスタッガー(stagger)形とに
大別される。前記スタッガー形は、半導体層を非晶質シ
リコンから形成するので、工程時の温度が最高３００℃
程度で、半層体層を多結晶シリコンから形成するコプレ
ーナ形より低くい。よって低価格のガラス基板を用いる
ことのできる長所がある。
【０００５】そして、スタッガー形は、半導体層の下部
にゲート電極が形成される逆スタッガーと、上部にゲー
ト層が形成される正スタッガーとに区別される。前記逆
スタッガー形は、正スタッガー形に比して、膜の形成時
に非晶質シリコンの損傷が少なく、電子の移動度が大き
いので広く採用されている。また、逆スタッガー形は、
製造方法によってＢＣＥ(Back Channel Etched)形とＥ
Ｓ(Etch Stopper)形とに分けられる。前記ＢＣＥ形は、
ソース及びドレイン電極をマスクとして、不純物の高濃
度でドーピングされた非晶質シリコンから形成されたオ
ーム接触層を除去する時、半導体層の表面が損傷され
る。これに対して、ＥＳ形は、エッチング防止層を形成
するので、半導体層表面の損傷を防止しながらオーム接
触層を容易に除去し得る。
【０００６】ここで、図５乃至図８を参照しながら従来
技術によるＥＳ形薄膜トランジスタの製造工程を説明す
る。
【０００７】まず、図５を参照しながら、透明な絶縁基
板１１上にゲート電極１３、絶縁膜１５を形成する工程
を説明する。透明な絶縁基板１１上にアルミニウム(Ａ
ｌ)、アルミニウム合金、モリブデン(Ｍｏ)、モリブデ
ン合金、チタン(Ｔｉ)、チタン合金、タンタル(Ｔａ)、
タンタル合金、コバルト(Ｃｏ)及びコバルト合金の何れ
かからなる金属をスパッタリング(sputtering)方法で蒸
着し、それに通常のフォトリソグラフィ(photolithogra
phy)方法でパターニングして、ゲート電極１３を形成す
る。そして、ゲート電極１３及び絶縁基板１１の表面
に、シリコン酸化物(ＳｉＯ2)或はシリコン窒化物(Ｓｉ
3Ｎ4)を断層または二重層に蒸着して絶縁膜１５を形成
する（製造工程Ｗ）。
【０００８】次に、図６を参照しながら、半導体層１
７、エッチング防止層１９の形成工程を説明する。絶縁
膜１５上に不純物がドーピングされていない非晶質シリ
コンを蒸着して半導体層１７を形成する。そして、前記
半導体層１７上にシリコン酸化膜またはシリコン窒化膜
を蒸着してエッチング防止層１９を形成した後、このエ
ッチング防止層１９上にフォトレジスト(図示せず)を塗
布する。その後、ゲート電極１３をマスクとしてフォト
レジストを背面露光及び現像して、エッチング防止層１
９上においてゲート電極１３と対応する部分にのみフォ
トレジストを残す。次に、フォトレジストをマスクとし
てエッチングして、半導体層１７が露出されるように、
エッチング防止層１９の露出された部分を除去する。こ
の次、フォトレジストを除去する（製造工程Ｘ）。
【０００９】次に、図７を参照しながら、オーム接触層
２１、ソース電極２３及びドレイン電極２５の形成工程
を説明する。前記半導体層１７とエッチング防止層１９
上に不純物が高濃度でドーピングされた非晶質シリコン
を蒸着してオーム接触層２１を形成する。そして、絶縁
膜１５上にソース電極２３及びドレイン電極２５が形成
される領域７０１、７０２におけるオーム接触層２１と
半導体層１７をフォトリソグラフィ方法によってパター
ニングし、除去する。この後、絶縁膜１５及びオーム接
触層２１上にアルミニウムなどの導電性金属を積層した
後、領域７０３における導電層金属をフォトリソグラフ
ィ方法でパターニングし、除去することにより、ソース
電極２３及びドレイン電極２５を形成する。次に、ソー
ス電極２３及びドレイン電極２５をマスクとしてオーム
接触層２１が表面に露出された部分（領域７０３）をエ
ッチングして除去する。この際、エッチング防止層１９
の上にオーム接触層２１の残留物が残されないように過
度エッチング(over etching)するが、半導体層１７はエ
ッチング防止層１９の存在により、表面損傷を防止する
ことができる（製造工程Ｙ）。
【００１０】最後に、図８を参照しながら、パッシベー
ション層２７、画素電極２９の形成工程を説明する。ソ
ース電極２３、ドレイン電極２５、エッチング防止層１
９を含む全表面に化学気相蒸着(Chemical Vapor Deposi
tion：以下、ＣＶＤという。)方法でシリコン酸化膜ま
たはシリコン窒化膜を蒸着してパッシベーションを形成
する。次に、ドレイン電極２５の所定部分が露出される
ようにパッシベーション層２７を除去してコンタクトホ
ール２８を形成する。この後、パッシベーション層２７
上にコンタクトホール２８を通じてドレイン電極２５と
電気的に連結されるように、透明導電物質を積層した
後、フォトリソグラフィ方法でパターニングすることに
より、画素電極２９を形成する（製造工程Ｚ）。
【００１１】
【発明が解決しようとする課題】上述した従来の技術に
よる薄膜トランジスタの製造方法は、半導体層１７上の
ゲート電極１３に対応する位置にエッチング防止層１９
を形成し、その後、オーム接触層２１上にソース電極２
３及びドレイン電極２５を形成してから、このソース電
極２３及びドレイン電極２５をマスクとしてオーム接触
層２１を過度エッチングして除去するものであった。
【００１２】しかし、上述した工程では、半導体層１
７、ソース電極２３及びドレイン電極２５を各々異なる
マスクを用いてパターニングするので、製造工程数が増
加する問題点があった。
【００１３】また、半導体層１７を形成した後、エッチ
ング防止層１９を形成してからオーム接触層２１を形成
するため、両層の間に形成される自然酸化膜を除去しな
ければならない問題点があった。
【００１４】従って、本発明はこれらの問題点を解決す
るべく、製造工程数を減らすことのできる薄膜トランジ
スタの製造方法を提供することを目的とする。
【００１５】さらに、本発明は、両層間に生じる自然酸
化膜の形成を防止し得る薄膜トランジスタの製造方法を
提供することを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による薄膜トランジスタの製造方法は、透
明な絶縁基板上の所定部分にゲート電極を形成する第１
の工程と、前記絶縁基板及びゲート電極上に絶縁膜を形
成する第２の工程と、前記ゲート電極と対応する位置の
前記絶縁膜上に第１の半導体層を形成する第３の工程
と、前記絶縁膜と前記第１の半導体層上に第２の半導体
層を形成し、前記第２の半導体層上に不純物が高濃度で
ドーピングされたオーム接触層を形成し、前記オーム接
触層上に導電性金属層を形成する第４の工程と、前記導
電性金属層をパターニングしてソース電極及びドレイン
電極を形成した後、前記オーム接触層と前記第２の半導
体層を除去して、第１の半導体層と前記絶縁膜を露出さ
せる第５の工程と、前記絶縁膜、前記第１の半導体層、
前記ソース電極及びドレイン電極を覆うようにパッシベ
ーション層を形成する第６の工程と、前記パッシベーシ
ョン層にソース電極またはドレイン電極の所定部分が露
出されるようにコンタクトホールを形成する第７の工程
と、前記パッシベーション層上にコンタクトホールを通
じて前記ソース電極又はドレイン電極と電気的に連結さ
れる画素電極を形成する第８の工程と、を備える。
【００１７】かかる工程により、同一のマスクを用いて
半導体層、ゲート電極及びドレイン電極をパターニング
できるため、薄膜トランジスタの製造工程数を減らすこ
とができる。
【００１８】また、エッチング防止層を形成する必要が
ないため、半導体層、オーム接触層を同一チャンバ内で
連続形成でき、両層間に生じる自然酸化膜の形成を防止
することができる。
【００１９】
【発明の実施の形態】以下、添付した図面を参照しなが
ら本発明を詳細に説明する。図１乃至図４は、本発明に
よる薄膜トランジスタの製造工程図である。
【００２０】まず、図１を参照しながら、透明な絶縁基
板３１上にゲート電極３３、絶縁膜３５を形成する工程
を説明する。ガラスなどの透明な絶縁基板３１上にアル
ミニウム(Ａｌ)、アルミニウム合金、モリブデン(Ｍ
ｏ)、モリブデン合金、チタン(Ｔｉ)、チタン合金、タ
ンタル(Ｔａ)、タンタル合金、コバルト(Ｃｏ)及びコバ
ルト合金のいずれかからなる導電性金属をスパッタリン
グ(sputtering)方法で２０００〜３０００Å程度の厚さ
に蒸着してから、通常のフォトリソグラフィ方法でパタ
ーニングしてゲート電極３３を形成する。そして、ゲー
ト電極３３及び絶縁基板３１の表面にシリコン酸化膜ま
たはシリコン窒化膜をＣＶＤ方法によって断層或は二重
層で３０００〜４０００Å程度の厚さに蒸着して絶縁膜
３５を形成する（製造工程Ａ）。
【００２１】次に、図２を参照しながら、第１の半導体
層３７の形成工程を説明する。絶縁膜３５上にＣＶＤ方
法によって不純物がドーピングされていない非晶質シリ
コンを５００〜１５００Å程度の厚さに蒸着して第１の
半導体層３７を形成する。そして、第１の半導体層３７
上にフォトレジスト３８を塗布した後、ゲート電極３３
をマスクとしてフォトレジスト３８を背面露光及び現像
して、絶縁膜３５上においてゲート電極３３と対応する
部分にのみフォトレジスト３８を残す。次に、前記残留
するフォトレジスト３８をマスクとして、チャネルとし
て用いられる第１の半導体層３７を、前記絶縁膜３５が
露出されるようにドライエッチングして除去する。次
に、前記フォトレジスト３８を除去する（製造工程
Ｂ）。
【００２２】次に、図３を参照しながら、第２の半導体
層３９、オーム接触層４１、ソース電極４３、ドレイン
電極２５の形成工程を説明する。絶縁膜３５と第１の半
導体層３７上に、不純物がドーピングされていない厚さ
１５００〜２０００Å程度の非晶質シリコンと、燐
(Ｐ)、砒素（Ａｓ）などのＮ型不純物の高濃度にドーピ
ングされている厚さ５００〜１０００Å程度の非晶質シ
リコンとを連続的に蒸着して、第２の半導体層３９とオ
ーム接触層４１を形成する。
【００２３】即ち、前記第２の半導体層３９は反応チャ
ンバ内に適当なガスを流すことにより絶縁膜３５上に形
成され、続いて、オーム接触層４１は反応チャンバ内に
前記ガスの流れを妨げずにドーパントガスを混入するこ
とにより半導体層３９上に形成し得る。
【００２４】従って、上記工程によれば、従来例のよう
にエッチング防止層を形成する必要がないため、前記第
２の半導体層３９とオーム接触層４１は、同一のチャン
バ内で続いて形成することができ、その結果、両層の間
に自然酸化膜が形成できないようになる。
【００２５】そして、ソース、ドレイン電極を形成する
ため、オーム接触層４１上にアルミニウム(Ａｌ)または
クロム(Ｃｒ)などの導電性金属層を２０００〜３０００
Å程度の厚さに蒸着する。
【００２６】次に、前記導電性金属層上にフォトレジス
ト４６を塗布してから露光及び現像した後、このフォト
レジスト４６をマスクとして前記導電性金属層をウェッ
トエッチングすることによりソース電極４３及びドレイ
ン電極４５を形成する。そして、前記フォトレジスト４
６をマスクとするか、または前記フォトレジスト４６を
除去してからソース電極４３及びドレイン電極４５をマ
スクとして、絶縁膜３５及び第１の半導体層３７が露出
されるように、オーム接触層４１と第２の半導体層３９
を除去する。最後に、前記ソース電極４３及びドレイン
電極４５上のフォトレジスト４６を除去する（製造工程
Ｃ）。
【００２７】かかる工程により、同一のマスクを用いて
第２の半導体層３９、ソース電極４３、ドレイン電極４
５を連続的にパターニンングできるため、製造工程数を
減らすことができる。また、精度が要求されるマスクパ
ターンの位置合わせによる誤差を減らすことができる。
【００２８】尚、前記第１の半導体層３７は、上部の第
２の半導体層３９がすべて除去されても残留して、ソー
ス電極４３とドレイン電極４５との間を連結するチャネ
ルとして用いられる。
【００２９】最後に、図４を参照しながら、パッシベー
ション４７、画素電極５１の形成工程を説明する。絶縁
膜３５、ソース電極４３及びドレイン電極４５と第１の
半導体層３７上に、シリコン酸化膜或はシリコン窒化膜
をＣＶＤ方法によって３０００〜４０００Å程度の厚さ
に蒸着して、パッシベーション４７を形成する。この
次、ドレイン電極４５の所定部分が露出されるように、
パッシベーション４７を除去してコンタクトホール４９
を形成する。そして、パッシベーション４７上に、前記
コンタクトホール４９を通じて、ドレイン電極４５と電
気的に連絡できるように、スパッタリング方法によって
ＩＴＯ(Indum Tin Oxide)または酒石酸化膜(ＳｎＯ2)な
どの透明な導電物質を３００〜８００Å程度の厚さに蒸
着した後、フォトリソグラフィー法でパターニングする
ことにより、画素電極５１を形成する（製造工程Ｄ）。
【００３０】上述したように本発明は、絶縁膜上のゲー
ト電極３３と対応する所定部分にチャネルとして用いら
れる第１の半導体層３７を形成した後、第１の半導体層
３７上に第２の半導体層３９、オーム接触層４１及び導
電性金属層を連続的に蒸着する。そして、導電性金属層
上の所定部分にフォトレジストを塗布してから導電性金
属層をパターニングしてソース電極４３及びドレイン電
極４５を形成した後、続いて前記フォトレジストをマス
クとするか、または前記フォトレジストを除去してから
ソース電極４３及びドレイン電極４５をマスクとして、
オーム接触層４１と第２の半導体層３９を第１の半導体
層３７及び絶縁膜３５が露出されるように除去する。
【００３１】尚、上記の説明はＴＦＴの製造方法に関す
るものであるが、本発明は多結晶シリコンだけでなく、
III−Ｖ及び他の化合物半導体に形成される他の半導体
層層装置にも適用することができる。
【００３２】
【発明の効果】従って、本発明の薄膜トランジスタの製
造方法は、上記の工程により、同一のマスクを用いて半
導体層、ソース電極及びドレイン電極をパターニングで
きるため、マスク数と製造工程数を減らすことができ
る。
【００３３】また、半導体層とオーム接触層を同一チャ
ンバ内で連続的に形成するので、半導体層とオーム接触
層との間に自然酸化膜が形成されない。
【図面の簡単な説明】
【図１】本発明による薄膜トランジスタの製造工程図
（製造工程Ａ）。
【図２】本発明による薄膜トランジスタの製造工程図
（製造工程Ｂ）。
【図３】本発明による薄膜トランジスタの製造工程図
（製造工程Ｃ）。
【図４】本発明による薄膜トランジスタの製造工程図
（製造工程Ｄ）。
【図５】従来技術による薄膜トランジスタの製造工程図
（製造工程Ｗ）。
【図６】従来技術による薄膜トランジスタの製造工程図
（製造工程Ｘ）。
【図７】従来技術による薄膜トランジスタの製造工程図
（製造工程Ｙ）。
【図８】従来技術による薄膜トランジスタの製造工程図
（製造工程Ｚ）。
【符号の説明】
３１ 絶縁基板 ３３ ゲート電極 ３５ 絶縁膜 ３７ 第１の半導体層 ３９ 第２の半導体層 ４１ オーム接触層 ４３ ソース電極 ４５ ドレイン電極 ４７ パッシベーション層 ４９ コンタクトホール ５１ 画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュン−ホアン キム 大韓民国、プサン−シ、ドン−ク、ベオミ ル ５−ドン 252−1304

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 透明な絶縁基板上の所定部分にゲート電
    極を形成する第１の工程と、 前記絶縁基板及びゲート電極上に絶縁膜を形成する第２
    の工程と、 前記ゲート電極と対応する位置の前記絶縁膜上に第１の
    半導体層を形成する第３の工程と、 前記絶縁膜と前記第１の半導体層上に第２の半導体層を
    形成するとともに、前記第２の半導体層上に不純物が高
    濃度でドーピングされたオーム接触層を形成し、前記オ
    ーム接触層上に導電性金属層を形成する第４の工程と、 前記導電性金属層をパターニングしてソース電極及びド
    レイン電極を形成した後、前記オーム接触層と前記第２
    の半導体層を除去して、前記第１の半導体層と前記絶縁
    膜を露出させる第５の工程と、 前記絶縁膜、前記第１の半導体層、前記ソース電極及び
    ドレイン電極を覆うようにパッシベーション層を形成す
    る第６の工程と、 前記パッシベーション層にソース電極またはドレイン電
    極の所定部分が露出されるようにコンタクトホールを形
    成する第７の工程と、 前記パッシベーション層上にコンタクトホールを通じて
    前記ソース電極又はドレイン電極と電気的に連結される
    画素電極を形成する第８の工程と、 を備えることを特徴とする薄膜トランジスタの製造方
    法。
  2. 【請求項２】 請求項１記載の薄膜トランジスタの製造
    方法において、 上記第５の工程は、前記導電性金属層をパターニングし
    て前記ソース電極及びドレイン電極を形成した後、前記
    ソース電極及びドレイン電極をマスクとして前記オーム
    接触層と前記第２の半導体層を除去して、第１の半導体
    層と前記絶縁膜を露出させる工程であることを特徴とす
    る薄膜トランジスタの製造方法。
  3. 【請求項３】 請求項１又は２記載の薄膜トランジスタ
    の製造方法において、 上記第４の工程は、同一チャンバ内で第２の半導体層と
    オーム接触層を連続形成する工程であることを特徴とす
    る薄膜トランジスタの製造方法。
  4. 【請求項４】 前記第１の半導体層を不純物のドーピン
    グされていない非晶質シリコンから形成することを特徴
    とする請求項１乃至３のうち何れか記載の薄膜トランジ
    スタの製造方法。
  5. 【請求項５】 前記第３の工程は、 前記絶縁膜上に非晶質シリコンを形成する工程と、 前記非晶質シリコン上にフォトレジストを塗布してから
    前記ゲート電極をマスクとして背面露光及び現像する工
    程と、 前記フォトレジストをマスクとして非晶質シリコンの露
    出された部分を前記絶縁膜が露出されるようにエッチン
    グして除去する工程と、 を備えることを特徴とする請求項１乃至４のうち何れか
    記載の薄膜トランジスタ製造方法。
JP9148318A 1996-07-02 1997-06-05 薄膜トランジスタの製造方法 Pending JPH1093102A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR96-26676 1996-07-02
KR1019960026676A KR100225098B1 (ko) 1996-07-02 1996-07-02 박막트랜지스터의 제조방법

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Publication Number Publication Date
JPH1093102A true JPH1093102A (ja) 1998-04-10

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101125904B1 (ko) 2010-07-26 2012-03-21 서울대학교산학협력단 박막 트랜지스터 및 박막 트랜지스터의 제조 방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2915397B1 (ja) * 1998-05-01 1999-07-05 インターナショナル・ビジネス・マシーンズ・コーポレイション バックチャネル効果を防止する薄膜トランジスタおよびその製造方法
JP3403949B2 (ja) * 1998-09-03 2003-05-06 シャープ株式会社 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法
KR100312260B1 (ko) * 1999-05-25 2001-11-03 구본준, 론 위라하디락사 액정표시장치 및 그 제조방법
TW437096B (en) * 1999-12-20 2001-05-28 Hannstar Display Corp Manufacturing method for thin film transistor
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
TW518442B (en) * 2000-06-29 2003-01-21 Au Optronics Corp Thin film transistor liquid crystal display and its manufacture method
JP2002141514A (ja) * 2000-11-07 2002-05-17 Sanyo Electric Co Ltd ボトムゲート型薄膜トランジスタ及びその製造方法
US6872974B2 (en) * 2001-11-20 2005-03-29 International Business Machines Corporation Low threshold voltage instability amorphous silicon field effect transistor structure and biasing for active matrix organic light-emitting diodes
US7214945B2 (en) * 2002-06-11 2007-05-08 Canon Kabushiki Kaisha Radiation detecting apparatus, manufacturing method therefor, and radiation image pickup system
ITTO20030145A1 (it) * 2003-02-28 2004-09-01 Infm Istituto Naz Per La Fisi Ca Della Mater Procedimento per la fabbricazione di dispositivi ad effetto di campo a film sottile privi di substrato e transistore a film sottile organico ottenibile mediante tale procedimento.
TWI399580B (zh) * 2003-07-14 2013-06-21 半導體能源研究所股份有限公司 半導體裝置及顯示裝置
WO2005020313A1 (en) * 2003-08-21 2005-03-03 Quanta Display Inc. Thin film transistor array substrate and its manufacturing method
KR100500779B1 (ko) * 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법
US7291522B2 (en) * 2004-10-28 2007-11-06 Hewlett-Packard Development Company, L.P. Semiconductor devices and methods of making
KR20070040145A (ko) * 2005-10-11 2007-04-16 삼성전자주식회사 가요성 표시 장치용 표시판 및 그 제조 방법
CN100449715C (zh) * 2006-01-23 2009-01-07 友达光电股份有限公司 薄膜晶体管及其制造方法
TWI297953B (en) * 2006-02-22 2008-06-11 Au Optronics Corp Method for manufacturing a bottom substrate of a liquid crystal display device
KR101240652B1 (ko) * 2006-04-24 2013-03-08 삼성디스플레이 주식회사 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법
JP2008010440A (ja) * 2006-06-27 2008-01-17 Mitsubishi Electric Corp アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法
TWI387109B (zh) * 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
KR100894538B1 (ko) 2008-07-08 2009-04-24 주식회사 코리아파츠 다층 구조를 갖는 에어백
KR101084233B1 (ko) 2009-10-13 2011-11-16 삼성모바일디스플레이주식회사 박막트랜지스터 및 그 제조 방법
KR101174194B1 (ko) * 2009-10-28 2012-08-14 이준표 이중구조의 완충패널
KR101094280B1 (ko) * 2009-11-10 2011-12-19 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조 방법
KR101459502B1 (ko) * 2011-07-13 2014-11-07 어플라이드 머티어리얼스, 인코포레이티드 박막 트랜지스터 디바이스들을 제조하는 방법들
WO2013073635A1 (ja) * 2011-11-18 2013-05-23 シャープ株式会社 半導体装置及び表示装置
CN102738007B (zh) * 2012-07-02 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管的制造方法及阵列基板的制造方法
KR200475940Y1 (ko) * 2013-06-12 2015-01-15 (주)신아스포츠산업 다목적 프레임
CN107634034A (zh) * 2017-09-15 2018-01-26 惠科股份有限公司 主动阵列开关的制造方法
WO2021159119A1 (en) * 2020-02-06 2021-08-12 Weeks Bruce V Impact absorption elements, systems, and methods of use

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03141647A (ja) * 1989-10-27 1991-06-17 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH05218083A (ja) * 1991-08-27 1993-08-27 Gold Star Co Ltd 薄膜トランジスタの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0196915B1 (en) * 1985-03-29 1991-08-14 Matsushita Electric Industrial Co., Ltd. Thin film transistor array and method of manufacturing same
JPS63166236A (ja) * 1986-12-26 1988-07-09 Toshiba Corp 電子装置
EP0449539B1 (en) * 1990-03-27 1996-07-03 Kabushiki Kaisha Toshiba Ohmic contact for thin film transistor
US5284789A (en) * 1990-04-25 1994-02-08 Casio Computer Co., Ltd. Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
EP0476701B1 (en) * 1990-09-21 1995-12-13 Casio Computer Company Limited A thin-film transistor and a thin film transistor panel using thin-film transistors of this type
DE69116337T2 (de) * 1990-10-05 1996-09-12 Gen Electric Dünnfilmtransistorstruktur mit verbesserten source/drainkontakten
JPH055898A (ja) * 1991-06-27 1993-01-14 Casio Comput Co Ltd 薄膜素子形成パネル
DE69215608T2 (de) * 1991-09-05 1997-03-27 Casio Computer Co Ltd Dünnschichttransistor und dessen Herstellungsmethode
KR950010041B1 (ko) 1992-03-28 1995-09-06 현대전자산업주식회사 콘택 홀(contact hole) 구조 및 그 제조방법
US5409851A (en) * 1992-05-04 1995-04-25 Goldstar Co., Ltd. Method of making a thin film transistor
US5614731A (en) * 1993-03-15 1997-03-25 Kabushiki Kaisha Toshiba Thin-film transistor element having a structure promoting reduction of light-induced leakage current
KR0137156B1 (ko) * 1994-11-11 1998-04-24 김경환 골판지용 접착제의 제조방법
KR0145899B1 (ko) * 1995-02-11 1998-09-15 김광호 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법
JPH08264790A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 薄膜電解効果トランジスタ及び液晶表示装置
US6372534B1 (en) * 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
KR100232677B1 (ko) * 1996-04-09 1999-12-01 구본준 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조
KR100223153B1 (ko) * 1996-05-23 1999-10-15 구자홍 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치
US5874745A (en) * 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03141647A (ja) * 1989-10-27 1991-06-17 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH05218083A (ja) * 1991-08-27 1993-08-27 Gold Star Co Ltd 薄膜トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101125904B1 (ko) 2010-07-26 2012-03-21 서울대학교산학협력단 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
US8460966B2 (en) 2010-07-26 2013-06-11 Snu R&Db Foundation Thin film transistor and method for fabricating thin film transistor

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