JPH06291321A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH06291321A JPH06291321A JP5073539A JP7353993A JPH06291321A JP H06291321 A JPH06291321 A JP H06291321A JP 5073539 A JP5073539 A JP 5073539A JP 7353993 A JP7353993 A JP 7353993A JP H06291321 A JPH06291321 A JP H06291321A
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- vertical
- semiconductor substrate
- base regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 縦型ＭＯＳＦＥＴの耐圧向上。
【構成】 ドレイン領域ＤとなるＮ型半導体基板（1）
の表面側に複数のＰ型ベース領域Ｂを碁盤の目状に形成
し、各ベース領域ＢにＮ型ソース領域Ｓを形成し、ベー
ス領域Ｂとソース領域Ｓの間のチャネル部Ｃ上と、隣接
するベース領域Ｂの間の上にゲート酸化膜（2）を介し
てゲート電極（3）を形成した縦型ＭＯＳＦＥＴで、半
導体基板（1）表面側の隣接するベース領域Ｂ間に局部
的に、ベース領域Ｂと同一導電型の半導体領域（8）を
形成する。ドレイン領域Ｄとソース領域Ｓに逆バイアス
電圧を印加したときにドレイン領域Ｄに発生する空乏層
（7）の、隣接するベース領域Ｂ間での縦方向の延びを
半導体領域（8）で抑制して、空乏層（7）をなだらか
な、局部的にブレークダウンし難いものにして、縦型Ｍ
ＯＳＦＥＴの高耐圧化を可能にする。
の表面側に複数のＰ型ベース領域Ｂを碁盤の目状に形成
し、各ベース領域ＢにＮ型ソース領域Ｓを形成し、ベー
ス領域Ｂとソース領域Ｓの間のチャネル部Ｃ上と、隣接
するベース領域Ｂの間の上にゲート酸化膜（2）を介し
てゲート電極（3）を形成した縦型ＭＯＳＦＥＴで、半
導体基板（1）表面側の隣接するベース領域Ｂ間に局部
的に、ベース領域Ｂと同一導電型の半導体領域（8）を
形成する。ドレイン領域Ｄとソース領域Ｓに逆バイアス
電圧を印加したときにドレイン領域Ｄに発生する空乏層
（7）の、隣接するベース領域Ｂ間での縦方向の延びを
半導体領域（8）で抑制して、空乏層（7）をなだらか
な、局部的にブレークダウンし難いものにして、縦型Ｍ
ＯＳＦＥＴの高耐圧化を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、耐圧を改善した縦型電
界効果トランジスタ〔以下、縦型ＭＯＳＦＥＴと称す
る〕に関する。
界効果トランジスタ〔以下、縦型ＭＯＳＦＥＴと称す
る〕に関する。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴの従来例を、図２
（ａ）及び（ｂ）を参照して説明する。図２（ａ）はｎ
チャネル型の縦型ＭＯＳＦＥＴの断面が示され、ドレイ
ン領域ＤとなるＮ型の半導体基板（1）の表面側にＰ型
のベース領域ＢとＮ+型のソース領域Ｓが不純物選択拡
散で形成され、半導体基板（1）の表面上にゲート酸化
膜（2）、ゲート電極（3）、層間絶縁膜（4）、配線パ
ターン（5）が形成され、半導体基板（1）の裏面にドレ
イン電極（6）が形成される。
（ａ）及び（ｂ）を参照して説明する。図２（ａ）はｎ
チャネル型の縦型ＭＯＳＦＥＴの断面が示され、ドレイ
ン領域ＤとなるＮ型の半導体基板（1）の表面側にＰ型
のベース領域ＢとＮ+型のソース領域Ｓが不純物選択拡
散で形成され、半導体基板（1）の表面上にゲート酸化
膜（2）、ゲート電極（3）、層間絶縁膜（4）、配線パ
ターン（5）が形成され、半導体基板（1）の裏面にドレ
イン電極（6）が形成される。
【０００３】半導体基板（1）は、例えばＮ+型サブスト
レート（1'）上にＮ-型エピタキシャル成長層（1"）を
積層したもので、エピタキシャル成長層（1"）の表層部
に複数のベース領域Ｂが所定の配列ピッチと形状、例え
ば図２（ｂ）に示すように、同一サイズの略正方形のも
のが、縦横に定ピッチで碁盤の目配列で形成される。複
数のベース領域Ｂの各々にＮ+型不純物を選択拡散して
複数のソース領域Ｓが形成される。ベース領域Ｂの外周
とソース領域Ｓの外周の間にソース・ドレイン導通用チ
ャネル部Ｃが形成される。
レート（1'）上にＮ-型エピタキシャル成長層（1"）を
積層したもので、エピタキシャル成長層（1"）の表層部
に複数のベース領域Ｂが所定の配列ピッチと形状、例え
ば図２（ｂ）に示すように、同一サイズの略正方形のも
のが、縦横に定ピッチで碁盤の目配列で形成される。複
数のベース領域Ｂの各々にＮ+型不純物を選択拡散して
複数のソース領域Ｓが形成される。ベース領域Ｂの外周
とソース領域Ｓの外周の間にソース・ドレイン導通用チ
ャネル部Ｃが形成される。
【０００４】半導体基板（1）の隣接するベース領域Ｂ
間とチャネル部Ｃ上にゲート酸化膜（2）が形成され、
その上にゲートポリシリコンのゲート電極（3）が形成
される。この後、ゲート電極（3）を覆うように層間絶
縁膜（4）が形成され、アルミニウムの配線パターン
（5）が形成される。
間とチャネル部Ｃ上にゲート酸化膜（2）が形成され、
その上にゲートポリシリコンのゲート電極（3）が形成
される。この後、ゲート電極（3）を覆うように層間絶
縁膜（4）が形成され、アルミニウムの配線パターン
（5）が形成される。
【０００５】ゲート電極（3）に正電圧を印加すると、
チャネル部ＣがＮ型に反転してソース領域Ｓとドレイン
領域Ｄ間が導通し、ソース領域Ｓからチャネル部Ｃを経
てドレイン領域Ｄに縦型のドレイン電流が流れる。ま
た、ドレイン領域Ｄとソース領域Ｓ間に逆バイアス電圧
を印加すると、図２（ｂ）の破線に示すように、ドレイ
ン領域Ｄに空乏層（7）が発生する。この空乏層（7）
は、エピタキシャル成長層（1"）におけるＰＮ接合部近
傍に発生し、これの縦方向〔基板厚さ方向〕の延びの大
小で縦型ＭＯＳＦＥＴの耐圧が決まる。
チャネル部ＣがＮ型に反転してソース領域Ｓとドレイン
領域Ｄ間が導通し、ソース領域Ｓからチャネル部Ｃを経
てドレイン領域Ｄに縦型のドレイン電流が流れる。ま
た、ドレイン領域Ｄとソース領域Ｓ間に逆バイアス電圧
を印加すると、図２（ｂ）の破線に示すように、ドレイ
ン領域Ｄに空乏層（7）が発生する。この空乏層（7）
は、エピタキシャル成長層（1"）におけるＰＮ接合部近
傍に発生し、これの縦方向〔基板厚さ方向〕の延びの大
小で縦型ＭＯＳＦＥＴの耐圧が決まる。
【０００６】
【発明が解決しようとする課題】上記縦型ＭＯＳＦＥＴ
の耐圧を決める空乏層（7）は、ベース領域Ｂの底部に
沿った形状で横に延び、隣接するベース領域Ｂの間でベ
ース領域Ｂの底部コーナ部分に沿って上に延びて山形と
なる。この空乏層（7）の山形部分（7'）の延びは、ベ
ース領域Ｂの底部コーナ部分の曲率で左右され、山形部
分（7'）の頂点とゲート酸化膜（2）の距離がある限界
値を割ると、山形部分（7'）の頂点に電界が集中して、
この頂点からブレークダウンが起きる。つまり、空乏層
（7）の山形部分（7'）が縦に延びる程、縦型ＭＯＳＦ
ＥＴのブレークダウン電圧が低くなり、耐圧が悪くな
る。
の耐圧を決める空乏層（7）は、ベース領域Ｂの底部に
沿った形状で横に延び、隣接するベース領域Ｂの間でベ
ース領域Ｂの底部コーナ部分に沿って上に延びて山形と
なる。この空乏層（7）の山形部分（7'）の延びは、ベ
ース領域Ｂの底部コーナ部分の曲率で左右され、山形部
分（7'）の頂点とゲート酸化膜（2）の距離がある限界
値を割ると、山形部分（7'）の頂点に電界が集中して、
この頂点からブレークダウンが起きる。つまり、空乏層
（7）の山形部分（7'）が縦に延びる程、縦型ＭＯＳＦ
ＥＴのブレークダウン電圧が低くなり、耐圧が悪くな
る。
【０００７】そこで、空乏層（7）の山形部分（7'）の
縦方向の延びが極力少なくなるように、隣接するベース
領域Ｂの配列ピッチを小さくしたり、ベース領域Ｂの底
部コーナ部分の曲率設計に注意を払っている。しかし、
これら耐圧改善のための対策は、ＭＯＳＦＥＴの電流特
性上や製法上の制約もあって、効果的な実施が難しく、
高い耐圧の縦型ＭＯＳＦＥＴの実用化が難しい問題があ
った。
縦方向の延びが極力少なくなるように、隣接するベース
領域Ｂの配列ピッチを小さくしたり、ベース領域Ｂの底
部コーナ部分の曲率設計に注意を払っている。しかし、
これら耐圧改善のための対策は、ＭＯＳＦＥＴの電流特
性上や製法上の制約もあって、効果的な実施が難しく、
高い耐圧の縦型ＭＯＳＦＥＴの実用化が難しい問題があ
った。
【０００８】
【課題を解決するための手段】本発明は、ドレイン領域
となる半導体基板の表面側に所定の配列ピッチと形状で
形成された複数のベース領域と、各ベース領域内に形成
した複数のソース領域と、半導体基板表面近傍のベース
領域とソース領域の間に形成されたソース・ドレイン導
通用チャネル部上及び隣接するベース領域間上にゲート
酸化膜を介して形成されたゲート電極を備えた縦型ＭＯ
ＳＦＥＴにおいて、半導体基板表面の隣接するベース領
域間に、ベース領域と同一導電型半導体領域を形成した
ことを特徴とする。
となる半導体基板の表面側に所定の配列ピッチと形状で
形成された複数のベース領域と、各ベース領域内に形成
した複数のソース領域と、半導体基板表面近傍のベース
領域とソース領域の間に形成されたソース・ドレイン導
通用チャネル部上及び隣接するベース領域間上にゲート
酸化膜を介して形成されたゲート電極を備えた縦型ＭＯ
ＳＦＥＴにおいて、半導体基板表面の隣接するベース領
域間に、ベース領域と同一導電型半導体領域を形成した
ことを特徴とする。
【０００９】上記半導体基板表面に複数のベース領域が
碁盤の目状に縦横定ピッチで形成される縦型ＭＯＳＦＥ
Ｔにおいては、ベース領域の碁盤の目配列の対角線方向
で隣接するベース領域の中間に点状パターンで半導体領
域を形成することが、ＭＯＳＦＥＴの特性上に望まし
い。
碁盤の目状に縦横定ピッチで形成される縦型ＭＯＳＦＥ
Ｔにおいては、ベース領域の碁盤の目配列の対角線方向
で隣接するベース領域の中間に点状パターンで半導体領
域を形成することが、ＭＯＳＦＥＴの特性上に望まし
い。
【００１０】
【作用】半導体基板のドレイン領域とソース領域間に逆
バイアス電圧を印加したときにドレイン領域に発生する
空乏層の隣接するベース領域間での縦方向の延びは、ベ
ース領域間のベース領域と同一導電型の半導体領域で抑
制され、この空乏層の縦方向の延びが抑制された分、縦
型ＭＯＳＦＥＴの耐圧が向上する。
バイアス電圧を印加したときにドレイン領域に発生する
空乏層の隣接するベース領域間での縦方向の延びは、ベ
ース領域間のベース領域と同一導電型の半導体領域で抑
制され、この空乏層の縦方向の延びが抑制された分、縦
型ＭＯＳＦＥＴの耐圧が向上する。
【００１１】
【実施例】図２の縦型ＭＯＳＦＥＴに本発明を適用した
一実施例を、図１（ａ）及び（ｂ）に示す。なお、図１
の実施例の図２と同一又は相当部分には同一符号を付し
て、説明は省略する。
一実施例を、図１（ａ）及び（ｂ）に示す。なお、図１
の実施例の図２と同一又は相当部分には同一符号を付し
て、説明は省略する。
【００１２】図１の実施例の縦型ＭＯＳＦＥＴが図２の
縦型ＭＯＳＦＥＴと相違する特徴は、半導体基板（1）
表面の隣接するＰ型ベース領域Ｂ間に部分的に、ベース
領域Ｂと同一導電型のＰ型半導体領域（8）を追加形成
したことである。Ｐ型半導体領域（8）は、半導体基板
（1）のＮ-型エピタキシャル成長層（１"）の隣接する
ベース領域Ｂから等距離で離れた所定の部所に、ベース
領域Ｂと同程度の深さで形成される。また、Ｐ型半導体
領域（8）は、縦型ＭＯＳＦＥＴの電流の流れを邪魔し
ない面積パターンで形成される。
縦型ＭＯＳＦＥＴと相違する特徴は、半導体基板（1）
表面の隣接するＰ型ベース領域Ｂ間に部分的に、ベース
領域Ｂと同一導電型のＰ型半導体領域（8）を追加形成
したことである。Ｐ型半導体領域（8）は、半導体基板
（1）のＮ-型エピタキシャル成長層（１"）の隣接する
ベース領域Ｂから等距離で離れた所定の部所に、ベース
領域Ｂと同程度の深さで形成される。また、Ｐ型半導体
領域（8）は、縦型ＭＯＳＦＥＴの電流の流れを邪魔し
ない面積パターンで形成される。
【００１３】具体的に説明する。半導体基板（1）の表
面側に同一サイズの略正方形の複数のベース領域Ｂが縦
横に定ピッチで碁盤の目配列で形成されている場合、図
１（ｂ）の半導体基板平面図に示すように、Ｐ型半導体
領域（8）は、ベース領域Ｂの碁盤の目配列の対角線方
向で隣接するベース領域Ｂの中間に点状パターンで形成
される。換言するとＰ型半導体領域（8）は、隣接する
ソース領域Ｓから最も離れた箇所に形成される。その理
由は後述する。
面側に同一サイズの略正方形の複数のベース領域Ｂが縦
横に定ピッチで碁盤の目配列で形成されている場合、図
１（ｂ）の半導体基板平面図に示すように、Ｐ型半導体
領域（8）は、ベース領域Ｂの碁盤の目配列の対角線方
向で隣接するベース領域Ｂの中間に点状パターンで形成
される。換言するとＰ型半導体領域（8）は、隣接する
ソース領域Ｓから最も離れた箇所に形成される。その理
由は後述する。
【００１４】かかるＰ型半導体領域（8）は、半導体基
板（1）にベース領域Ｂを形成するときに同時に形成す
るか、或いは、図２の縦型ＭＯＳＦＥＴのゲート電極
（3）の形成後、図１（ａ）に示すように、ゲート電極
（3）の中央部に窓孔（9）を形成し、この窓孔（9）か
ら半導体基板（1）にＰ型不純物をイオン注入、又は、
埋込拡散して形成すればよい。
板（1）にベース領域Ｂを形成するときに同時に形成す
るか、或いは、図２の縦型ＭＯＳＦＥＴのゲート電極
（3）の形成後、図１（ａ）に示すように、ゲート電極
（3）の中央部に窓孔（9）を形成し、この窓孔（9）か
ら半導体基板（1）にＰ型不純物をイオン注入、又は、
埋込拡散して形成すればよい。
【００１５】図１の縦型ＭＯＳＦＥＴのゲート電極
（3）に正電圧を印加したとき、ソース領域Ｓからチャ
ネル部Ｃを経てドレイン領域Ｄにドレイン電流が流れ
る。このドレイン電流は縦型電流ゆえに、Ｐ型半導体領
域（8）がドレイン電流の流れを邪魔することは無い。
つまり、Ｐ型半導体領域（8）は、縦型ＭＯＳＦＥＴの
耐圧以外の特性に何ら影響を及ぼさない。
（3）に正電圧を印加したとき、ソース領域Ｓからチャ
ネル部Ｃを経てドレイン領域Ｄにドレイン電流が流れ
る。このドレイン電流は縦型電流ゆえに、Ｐ型半導体領
域（8）がドレイン電流の流れを邪魔することは無い。
つまり、Ｐ型半導体領域（8）は、縦型ＭＯＳＦＥＴの
耐圧以外の特性に何ら影響を及ぼさない。
【００１６】図１の縦型ＭＯＳＦＥＴのドレイン領域Ｄ
とソース領域Ｓ間に逆バイアス電圧を印加すると、図１
（ａ）の破線に示すようにＮ-型エピタキシャル成長層
（1"）に空乏層（7）が発生する。この空乏層（7）はベ
ース領域Ｂの底部に沿い、隣接するベース領域Ｂの間で
上に延びようとするが、この延びは隣接するベース領域
Ｂの間の半導体領域（8）で抑制される。その結果、空
乏層（7）はベース領域Ｂと半導体領域（8）の間で上に
多少延びるが、全体的に見ると空乏層（7）の縦方向の
延びは僅かであり、この延び抑制で縦型ＭＯＳＦＥＴの
耐圧が一段と向上する。
とソース領域Ｓ間に逆バイアス電圧を印加すると、図１
（ａ）の破線に示すようにＮ-型エピタキシャル成長層
（1"）に空乏層（7）が発生する。この空乏層（7）はベ
ース領域Ｂの底部に沿い、隣接するベース領域Ｂの間で
上に延びようとするが、この延びは隣接するベース領域
Ｂの間の半導体領域（8）で抑制される。その結果、空
乏層（7）はベース領域Ｂと半導体領域（8）の間で上に
多少延びるが、全体的に見ると空乏層（7）の縦方向の
延びは僅かであり、この延び抑制で縦型ＭＯＳＦＥＴの
耐圧が一段と向上する。
【００１７】ところで、図２の縦型ＭＯＳＦＥＴの空乏
層（7）の山形部分（7'）は、隣接するソース領域Ｓか
ら離れた部所ほど高く延びて、縦型ＭＯＳＦＥＴの耐圧
を悪くしている。そこで、隣接するベース領域Ｂから最
も離れた部所にＰ型半導体領域（8）を形成し、Ｐ型半
導体領域（8）で図２の縦型ＭＯＳＦＥＴの空乏層（7）
の最も高く延びる山形部分（7'）の延びを抑制するよう
にすれば、Ｐ型半導体領域（8）による耐圧改善対策が
最も効果的に発揮される。かつ、隣接するベース領域Ｂ
から最も離れた部所にＰ型半導体領域（8）を点状パタ
ーンで形成すれば、縦型ＭＯＳＦＥＴの電流経路からＰ
型半導体領域（8）が外れて、縦型ＭＯＳＦＥＴの特性
が安定する。
層（7）の山形部分（7'）は、隣接するソース領域Ｓか
ら離れた部所ほど高く延びて、縦型ＭＯＳＦＥＴの耐圧
を悪くしている。そこで、隣接するベース領域Ｂから最
も離れた部所にＰ型半導体領域（8）を形成し、Ｐ型半
導体領域（8）で図２の縦型ＭＯＳＦＥＴの空乏層（7）
の最も高く延びる山形部分（7'）の延びを抑制するよう
にすれば、Ｐ型半導体領域（8）による耐圧改善対策が
最も効果的に発揮される。かつ、隣接するベース領域Ｂ
から最も離れた部所にＰ型半導体領域（8）を点状パタ
ーンで形成すれば、縦型ＭＯＳＦＥＴの電流経路からＰ
型半導体領域（8）が外れて、縦型ＭＯＳＦＥＴの特性
が安定する。
【００１８】なお、本発明はｎチャネル型ＭＯＳＦＥＴ
に限らず、ｐチャネル型ＭＯＳＦＥＴにも適用可能であ
る。
に限らず、ｐチャネル型ＭＯＳＦＥＴにも適用可能であ
る。
【００１９】
【発明の効果】本発明によれば、ドレイン領域とソース
領域間に逆バイアス電圧を印加したときにドレイン領域
に発生する空乏層の隣接するベース領域間での縦方向の
延びが、隣接するベース領域間に追加形成された半導体
領域で抑制されて、空乏層が局部的にフレークダウンし
難いなだらかな層となって、縦型電界効果トランジスタ
の耐圧を一段と向上させる上で効果がある。また、隣接
するベース領域間に同一導電型半導体領域を形成するだ
けで耐圧の向上化が可能となるので、複数のベース領域
の配列ピッチや、ベース領域の底部コーナ部分の曲率な
どの設計の自由度が増大し、縦型電界効果トランジスタ
の設計、製法の簡易化が図れる。
領域間に逆バイアス電圧を印加したときにドレイン領域
に発生する空乏層の隣接するベース領域間での縦方向の
延びが、隣接するベース領域間に追加形成された半導体
領域で抑制されて、空乏層が局部的にフレークダウンし
難いなだらかな層となって、縦型電界効果トランジスタ
の耐圧を一段と向上させる上で効果がある。また、隣接
するベース領域間に同一導電型半導体領域を形成するだ
けで耐圧の向上化が可能となるので、複数のベース領域
の配列ピッチや、ベース領域の底部コーナ部分の曲率な
どの設計の自由度が増大し、縦型電界効果トランジスタ
の設計、製法の簡易化が図れる。
【図１】（ａ）は本発明に係る電界効果トランジスタの
一実施例の要部断面図、（ｂ）は図１（ａ）の電界効果
トランジスタにおける半導体基板の部分平面図
一実施例の要部断面図、（ｂ）は図１（ａ）の電界効果
トランジスタにおける半導体基板の部分平面図
【図２】（ａ）は従来の縦型電界効果トランジスタの要
部断面図、（ｂ）は図２（ａ）の電界効果トランジスタ
における半導体基板の部分平面図
部断面図、（ｂ）は図２（ａ）の電界効果トランジスタ
における半導体基板の部分平面図
1 半導体基板 Ｄ ドレイン領域 Ｂ ベース領域 Ｓ ソース領域 Ｃ チャネル部 2 ゲート酸化膜 3 ゲート電極 8 半導体領域
Claims (2)
- 【請求項１】 ドレイン領域となる半導体基板の表面側
に所定の配列ピッチと形状で形成された複数のベース領
域と、各ベース領域内に形成した複数のソース領域と、
半導体基板表面近傍のベース領域とソース領域の間に形
成されたソース・ドレイン導通用チャネル部上及び隣接
するベース領域間上にゲート酸化膜を介して形成された
ゲート電極を備えた縦型電界効果トランジスタにおい
て、 半導体基板表面の隣接するベース領域間に、ベース領域
と同一導電型半導体領域を形成したことを特徴とする電
界効果トランジスタ。 - 【請求項２】 半導体基板表面に複数のベース領域が碁
盤の目状に縦横定ピッチで形成され、このベース領域の
碁盤の目配列の対角線方向で隣接するベース領域の中間
に点状パターンで半導体領域を形成したことを特徴とす
る請求項１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073539A JPH06291321A (ja) | 1993-03-31 | 1993-03-31 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073539A JPH06291321A (ja) | 1993-03-31 | 1993-03-31 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291321A true JPH06291321A (ja) | 1994-10-18 |
Family
ID=13521147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073539A Pending JPH06291321A (ja) | 1993-03-31 | 1993-03-31 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291321A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056323A1 (fr) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur et son procede de fabrication |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| WO2020100534A1 (ja) * | 2018-11-14 | 2020-05-22 | 株式会社日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
| CN113707723A (zh) * | 2021-10-26 | 2021-11-26 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
-
1993
- 1993-03-31 JP JP5073539A patent/JPH06291321A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056323A1 (fr) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur et son procede de fabrication |
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| EP1081769A4 (en) * | 1998-04-27 | 2007-05-02 | Mitsubishi Electric Corp | SEMICONDUCTOR ASSEMBLY AND METHOD OF MANUFACTURING |
| JP2006019553A (ja) * | 2004-07-02 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 縦型半導体装置 |
| WO2020100534A1 (ja) * | 2018-11-14 | 2020-05-22 | 株式会社日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
| JP2020080387A (ja) * | 2018-11-14 | 2020-05-28 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
| CN113707723A (zh) * | 2021-10-26 | 2021-11-26 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
| CN113707723B (zh) * | 2021-10-26 | 2022-02-08 | 北京世纪金光半导体有限公司 | 基于伪沟道的半导体器件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2504862B2 (ja) | 半導体装置及びその製造方法 | |
| JP4892172B2 (ja) | 半導体装置およびその製造方法 | |
| US6621107B2 (en) | Trench DMOS transistor with embedded trench schottky rectifier | |
| JP3904648B2 (ja) | 半導体装置 | |
| CN100375293C (zh) | 具有多晶硅源极接触结构的沟槽mosfet器件 | |
| US6207993B1 (en) | Field effect semiconductor device | |
| JP2002164541A (ja) | 半導体装置およびその製造方法 | |
| JP2003529209A (ja) | トレンチ二重拡散金属酸化膜半導体トランジスタ構造体 | |
| JP2000509916A (ja) | 電界効果により制御可能の半導体デバイス | |
| US5763914A (en) | Cell topology for power transistors with increased packing density | |
| KR920010675B1 (ko) | 복합형 다이오드장치 | |
| CN100499159C (zh) | 具有改善的安全工作区域性能的igbt阴极设计 | |
| JP2000058823A (ja) | 半導体装置およびその製造方法 | |
| US6563169B1 (en) | Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer | |
| JP2808871B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH06291321A (ja) | 電界効果トランジスタ | |
| JP2001127290A (ja) | 縦型電界効果トランジスタ及びその作製方法 | |
| JP2002141505A (ja) | 電界効果トランジスタ | |
| EP1184908B1 (en) | Field effect transistor | |
| JPH07120798B2 (ja) | 縦型ｍｏｓｆｅｔ | |
| US7282764B2 (en) | Semiconductor device | |
| JP3204752B2 (ja) | 半導体装置 | |
| KR100555444B1 (ko) | 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법 | |
| JPH07235668A (ja) | Ｍｏｓ型トランジスタ | |
| JPH0821620B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021022 |