JPH0821620B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0821620B2 JPH0821620B2 JP2132142A JP13214290A JPH0821620B2 JP H0821620 B2 JPH0821620 B2 JP H0821620B2 JP 2132142 A JP2132142 A JP 2132142A JP 13214290 A JP13214290 A JP 13214290A JP H0821620 B2 JPH0821620 B2 JP H0821620B2
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- diffusion region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、誘電体分離島に形成される高耐圧な半導
体装置およびその製造方法に関する。
体装置およびその製造方法に関する。
第７図は、この種の従来の半導体装置を示す断面図で
ある。図において、１はn-半導体島であり、このn-半導
体島１の周囲には低抵抗のn+半導体層２および誘電体層
３が設けられている。４はn-半導体島１を支持するポリ
シリコン基板であり、n-半導体島１およびn+半導体層２
は誘電体層３によりポリシリコン基板４から絶縁分離さ
れている。
ある。図において、１はn-半導体島であり、このn-半導
体島１の周囲には低抵抗のn+半導体層２および誘電体層
３が設けられている。４はn-半導体島１を支持するポリ
シリコン基板であり、n-半導体島１およびn+半導体層２
は誘電体層３によりポリシリコン基板４から絶縁分離さ
れている。
n-半導体島１の表面にはｐ拡散領域５が選択的に形成
され、ｐ拡散領域５の表面にはn+拡散領域６が選択的に
形成される。そして、ｐ拡散領域５の端部上に絶縁膜７
により覆われたポリシリコンゲート電極８を設けること
により、複数のDMOSセルより成るVDMOSトランジスタが
形成されている。
され、ｐ拡散領域５の表面にはn+拡散領域６が選択的に
形成される。そして、ｐ拡散領域５の端部上に絶縁膜７
により覆われたポリシリコンゲート電極８を設けること
により、複数のDMOSセルより成るVDMOSトランジスタが
形成されている。
n-半導体島１の中央部には表面からn+半導体層２に達
する深いｎ拡散領域９が形成され、n-半導体島１の端部
にはn+半導体層２につながる浅いn+拡散領域10が形成さ
れる。絶縁膜７上にはアルミニウムのソースおよびドレ
イン電極11,12が設けられ、このうちソース電極11は絶
縁膜７に設けられたコンタクトホールを介してｐ拡散領
域５およびn+拡散領域６に接続され、ドレイン電極12は
絶縁膜７に設けられたコンタクトホールを介して島中央
の深いｎ拡散領域９および島両端の浅いn+拡散領域10に
接続されている。
する深いｎ拡散領域９が形成され、n-半導体島１の端部
にはn+半導体層２につながる浅いn+拡散領域10が形成さ
れる。絶縁膜７上にはアルミニウムのソースおよびドレ
イン電極11,12が設けられ、このうちソース電極11は絶
縁膜７に設けられたコンタクトホールを介してｐ拡散領
域５およびn+拡散領域６に接続され、ドレイン電極12は
絶縁膜７に設けられたコンタクトホールを介して島中央
の深いｎ拡散領域９および島両端の浅いn+拡散領域10に
接続されている。
ゲート電極８に負電圧を印加した非導通状態におい
て、ソース，ドレイン電極11,12間に高電圧を印加する
と、n-半導体島１とｐ拡散領域５より成るpn接合から空
乏層が広がり、n-半導体島１はそのほとんどが空乏化す
る。これにより高耐圧を実現している。一方、ゲート電
極８に正電圧を印加すると、ゲート電極８直下のｐ拡散
領域５がｎ型に反転してチャネルが形成され、このチャ
ネルを通って電子が流れ始める。電子はn-半導体島１を
通ってn+半導体層２に達し、さらに拡散領域9,10を通っ
てドレイン電極12に達することによりこのVDMOSトラン
ジスタは導通状態となる。
て、ソース，ドレイン電極11,12間に高電圧を印加する
と、n-半導体島１とｐ拡散領域５より成るpn接合から空
乏層が広がり、n-半導体島１はそのほとんどが空乏化す
る。これにより高耐圧を実現している。一方、ゲート電
極８に正電圧を印加すると、ゲート電極８直下のｐ拡散
領域５がｎ型に反転してチャネルが形成され、このチャ
ネルを通って電子が流れ始める。電子はn-半導体島１を
通ってn+半導体層２に達し、さらに拡散領域9,10を通っ
てドレイン電極12に達することによりこのVDMOSトラン
ジスタは導通状態となる。
従来の半導体装置は以上のように構成されており、n-
半導体島１の表面積が大きい場合、ON抵抗×面積の増大
を避けるために、島両端のn+拡散領域10以外に島中央の
ｎ拡散領域９をも利用して電流を取り出している。とこ
ろが、n-半導体島１の厚さが厚いと、島中央のｎ拡散領
域９の拡散深さを深くする必要から必然的にその横方向
の拡散も大きくなり、ｎ拡散領域９が必要以上に大きな
表面積を占有してしまうという問題点があった。
半導体島１の表面積が大きい場合、ON抵抗×面積の増大
を避けるために、島両端のn+拡散領域10以外に島中央の
ｎ拡散領域９をも利用して電流を取り出している。とこ
ろが、n-半導体島１の厚さが厚いと、島中央のｎ拡散領
域９の拡散深さを深くする必要から必然的にその横方向
の拡散も大きくなり、ｎ拡散領域９が必要以上に大きな
表面積を占有してしまうという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、誘電体分離島の中央部から動作電流を取り
出すための構造に要する表面積が小さくて済む半導体装
置およびその製造方法を得ることを目的とする。
れたもので、誘電体分離島の中央部から動作電流を取り
出すための構造に要する表面積が小さくて済む半導体装
置およびその製造方法を得ることを目的とする。
一主面に凹部を有するとともにこの凹部の底面に一主
面よりも後退した頂部を備え凹部を複数の領域に分ける
突起部が配設された非絶縁性の支持基板と、突起部を含
む凹部の表面に沿って形成された誘電体層と、誘電体層
上に形成された所定導電型の低抵抗半導体層と、突起部
の頂部上と凹部の複数の領域とを含め低抵抗半導体層上
に形成されかつ凹部を埋める所定導電型の半導体島と、
突起部に対向して半導体島の表面に形成されると共に突
起部の頂部に位置する低抵抗半導体層にその底面が接す
る所定導電型の低抵抗半導体領域と、凹部の複数の領域
それぞれの半導体島表面に形成された複数の同種の半導
体素子と、低抵抗半導体領域と半導体島の周縁の低抵抗
半導体層との上に直接形成された、低抵抗半導体層を通
じて流れる半導体素子の動作電流の電極とを備えて構成
されている。
面よりも後退した頂部を備え凹部を複数の領域に分ける
突起部が配設された非絶縁性の支持基板と、突起部を含
む凹部の表面に沿って形成された誘電体層と、誘電体層
上に形成された所定導電型の低抵抗半導体層と、突起部
の頂部上と凹部の複数の領域とを含め低抵抗半導体層上
に形成されかつ凹部を埋める所定導電型の半導体島と、
突起部に対向して半導体島の表面に形成されると共に突
起部の頂部に位置する低抵抗半導体層にその底面が接す
る所定導電型の低抵抗半導体領域と、凹部の複数の領域
それぞれの半導体島表面に形成された複数の同種の半導
体素子と、低抵抗半導体領域と半導体島の周縁の低抵抗
半導体層との上に直接形成された、低抵抗半導体層を通
じて流れる半導体素子の動作電流の電極とを備えて構成
されている。
この発明に係る半導体装置は、半導体島の表面積が大
きくなり、半導体島の深さが深くなったとしても、半導
体島の中央部から動作電流を取り出す低抵抗半導体領域
の深さをそれほど深くしなくても低抵抗半導体層にとど
かせることができ、低抵抗半導体領域の表面積を小さく
構成できる。
きくなり、半導体島の深さが深くなったとしても、半導
体島の中央部から動作電流を取り出す低抵抗半導体領域
の深さをそれほど深くしなくても低抵抗半導体層にとど
かせることができ、低抵抗半導体領域の表面積を小さく
構成できる。
第１図は、この発明による半導体装置の一実施例を示
す断面図である。図において、11は例えば単結晶シリコ
ンより成るn-半導体島であり、このn-半導体島11の周囲
には低抵抗のn+半導体層12および誘電体層13が設けられ
ている。14はn-半導体島11を支持するポリシリコン基板
であり、n-半導体島11およびn+半導体層12は誘電体層13
によりポリシリコン基板14から絶縁分離されている。
す断面図である。図において、11は例えば単結晶シリコ
ンより成るn-半導体島であり、このn-半導体島11の周囲
には低抵抗のn+半導体層12および誘電体層13が設けられ
ている。14はn-半導体島11を支持するポリシリコン基板
であり、n-半導体島11およびn+半導体層12は誘電体層13
によりポリシリコン基板14から絶縁分離されている。
ポリシリコン基板14はn-半導体島11の中央付近に突起
部23を有し、この突起部23の所でn+半導体層12および誘
電体層13はn-半導体島11の表面側に盛り上った構造とな
っている。
部23を有し、この突起部23の所でn+半導体層12および誘
電体層13はn-半導体島11の表面側に盛り上った構造とな
っている。
n-半導体島11の表面にはｐ拡散領域15が選択的に形成
され、ｐ拡散領域15の表面にはn+拡散領域16が選択的に
形成される。そして、ｐ拡散領域15の端部上に絶縁膜17
により覆われたポリシリコンゲート電極18を設けること
により、複数のDMOSセルより成るVDMOSトランジスタが
形成されている。
され、ｐ拡散領域15の表面にはn+拡散領域16が選択的に
形成される。そして、ｐ拡散領域15の端部上に絶縁膜17
により覆われたポリシリコンゲート電極18を設けること
により、複数のDMOSセルより成るVDMOSトランジスタが
形成されている。
低抵抗のn+半導体層12に流れるVDMOSトランジスタの
動作電流を取り出すための電極接続領域として、低抵抗
のn+拡散領域19,20が設けられている。n+拡散領域19
は、n-半導体島11の中央部において、n-半導体島11の表
面からn+半導体層12に達するように拡散されている。こ
の位置では、n+半導体層12はポリシリコン基板14の突起
部23のため上方に盛り上っているので、n+拡散領域19の
拡散深さは浅くて済む。このため横方向への拡散も小さ
くて済み、n+拡散領域19が必要以上に大きな表面積を占
めることはない。一方、n+拡散領域20は、n-半導体島11
の端部において、n+半導体層12上に形成されている。
動作電流を取り出すための電極接続領域として、低抵抗
のn+拡散領域19,20が設けられている。n+拡散領域19
は、n-半導体島11の中央部において、n-半導体島11の表
面からn+半導体層12に達するように拡散されている。こ
の位置では、n+半導体層12はポリシリコン基板14の突起
部23のため上方に盛り上っているので、n+拡散領域19の
拡散深さは浅くて済む。このため横方向への拡散も小さ
くて済み、n+拡散領域19が必要以上に大きな表面積を占
めることはない。一方、n+拡散領域20は、n-半導体島11
の端部において、n+半導体層12上に形成されている。
絶縁膜17上には例えばアルミニウムにより成るソース
およびドレイン電極21,22が設けられる。ソース電極21
は絶縁膜17に設けられたコンタクトホールを介してｐ拡
散領域15およびn+拡散領域16に接続され、ドレイン電極
22は絶縁膜17に設けられたコンタクトホールを介してn+
拡散領域19および20に接続されている。
およびドレイン電極21,22が設けられる。ソース電極21
は絶縁膜17に設けられたコンタクトホールを介してｐ拡
散領域15およびn+拡散領域16に接続され、ドレイン電極
22は絶縁膜17に設けられたコンタクトホールを介してn+
拡散領域19および20に接続されている。
ゲート電極18に負電圧を印加すると、このVDMOSトラ
ンジスタは非導通状態となる。このとき、ソース，ドレ
イン電極21,22間に高電圧を印加すると、n-半導体島11
とｐ拡散領域15より成るpn接合から空乏層が広がり、n-
半導体島11のほぼ全部が空乏化する。これにより高耐圧
が実現できる。一方、ゲート電極18に正電圧を印加する
と、ゲート電極18直下のｐ拡散領域15がｎ型に反転して
チャネルが形成され、このVDMOSトランジスタはターン
オンする。このとき、n+拡散領域16から上記チャネルを
通ってn-半導体島11に注入された電子は、低抵抗のn+半
導体層12およびn+半導体領域19,20を通ってドレイン電
極22へと流れる。
ンジスタは非導通状態となる。このとき、ソース，ドレ
イン電極21,22間に高電圧を印加すると、n-半導体島11
とｐ拡散領域15より成るpn接合から空乏層が広がり、n-
半導体島11のほぼ全部が空乏化する。これにより高耐圧
が実現できる。一方、ゲート電極18に正電圧を印加する
と、ゲート電極18直下のｐ拡散領域15がｎ型に反転して
チャネルが形成され、このVDMOSトランジスタはターン
オンする。このとき、n+拡散領域16から上記チャネルを
通ってn-半導体島11に注入された電子は、低抵抗のn+半
導体層12およびn+半導体領域19,20を通ってドレイン電
極22へと流れる。
第2A図ないし第2E図は、第１図の半導体装置の製造方
法の一例を示す断面図である。以下、これらの図を参照
しつつ、その製造方法について説明する。
法の一例を示す断面図である。以下、これらの図を参照
しつつ、その製造方法について説明する。
まず、第2A図に示すように、n-単結晶シリコン（10
0）基板31上にSiN膜のマスクパターン32を形成し、この
マスクパターン32をエッチングマスクとして基板31に異
方性エッチングを施すことにより、第1,第2V形溝33,34
を形成する。第３図の平面図に示すように、第1V形溝33
は第2V形溝34をとり囲んでいる。第３図のA-A線に沿っ
た断面図が第2A図に相当する。両Ｖ形溝33,34の深さは
マスクパターン32の窓幅の になるので、例えば、第2V形溝34用の窓幅を第1V形溝33
用の窓幅の1/2付近に設定することにより、第2V形溝34
の深さを第1V形溝33の深さの約1/2とすることができ
る。
0）基板31上にSiN膜のマスクパターン32を形成し、この
マスクパターン32をエッチングマスクとして基板31に異
方性エッチングを施すことにより、第1,第2V形溝33,34
を形成する。第３図の平面図に示すように、第1V形溝33
は第2V形溝34をとり囲んでいる。第３図のA-A線に沿っ
た断面図が第2A図に相当する。両Ｖ形溝33,34の深さは
マスクパターン32の窓幅の になるので、例えば、第2V形溝34用の窓幅を第1V形溝33
用の窓幅の1/2付近に設定することにより、第2V形溝34
の深さを第1V形溝33の深さの約1/2とすることができ
る。
次に、マスクパターン32を除去し、表面全面にｎ型不
純物を拡散することにより、第2B図に示すように、第1,
第2V形溝33,34を含む基板31上全面にn+半導体層12を形
成する。そして、表面全面を熱酸化することにより、n+
半導体層12上に熱酸化膜より成る誘電体層13を形成す
る。
純物を拡散することにより、第2B図に示すように、第1,
第2V形溝33,34を含む基板31上全面にn+半導体層12を形
成する。そして、表面全面を熱酸化することにより、n+
半導体層12上に熱酸化膜より成る誘電体層13を形成す
る。
次に、第2C図に示すように、表面全面にポリシリコン
を厚く積み、その表面を平坦化することにより、支持基
板としてのポリシリコン基板14を形成する。第2C図は上
下を逆転した図となっている。
を厚く積み、その表面を平坦化することにより、支持基
板としてのポリシリコン基板14を形成する。第2C図は上
下を逆転した図となっている。
次に、n-単結晶シリコン基板31を裏面側（第2C図では
上方側）から研摩していき、第1V形溝33の頂点の所で誘
電体層13が表面に露出したときに研磨を止める。これに
より、第2D図に示すように、単結晶シリコンより成るn-
半導体島11が形成される。またn-半導体島11の底面中央
には、浅い第2V形溝34に対応するポリシリコン基板14の
突起部23が突出している。そして、この突起部23の所
で、n+型半導体層12および誘電体層13がn-半導体島11の
表面側に盛り上った構造となっている。
上方側）から研摩していき、第1V形溝33の頂点の所で誘
電体層13が表面に露出したときに研磨を止める。これに
より、第2D図に示すように、単結晶シリコンより成るn-
半導体島11が形成される。またn-半導体島11の底面中央
には、浅い第2V形溝34に対応するポリシリコン基板14の
突起部23が突出している。そして、この突起部23の所
で、n+型半導体層12および誘電体層13がn-半導体島11の
表面側に盛り上った構造となっている。
次に、第2E図に示すように、表面からの選択拡散によ
り、n+半導体層12に接するn+拡散領域19,20を形成す
る。このとき、n+拡散領域19の拡散深さは浅くてよいの
で、横方向の拡散も抑制され、n+拡散領域19は必要最小
限の表面積を占有するのみで済む。このあと、周知の方
法でDMOS構造および配線を形成することにより、第１図
と同様な構造を得る。なお、第2E図において、n+拡散領
域16およびゲート電極18は図示を省略してある。
り、n+半導体層12に接するn+拡散領域19,20を形成す
る。このとき、n+拡散領域19の拡散深さは浅くてよいの
で、横方向の拡散も抑制され、n+拡散領域19は必要最小
限の表面積を占有するのみで済む。このあと、周知の方
法でDMOS構造および配線を形成することにより、第１図
と同様な構造を得る。なお、第2E図において、n+拡散領
域16およびゲート電極18は図示を省略してある。
第4A図ないし第4C図はそれぞれ、第2V形溝34を深く形
成し過ぎた場合、適度な深さに形成した場合、浅く形成
し過ぎた場合を示している。第2V形溝34の深さに応じ、
第4A図ではポリシリコン基板14の突起部23の高さが高過
ぎたものとなり、第4B図では適度な高さとなり、第4C図
では低過ぎたものとなっている。第4A図の場合、DMOSセ
ルからの空乏層の伸び（図中点線で示す）が突起部23で
抑えられるため、高耐圧を実現するためには突起部23と
DMOSセルとの間の距離を大きくとる必要がある。一方、
第4C図の場合は、DMOSセルからの表面横方向の空乏層の
伸びがn+拡散領域19により抑えられるため、高耐圧を実
現するためにはn+拡散領域19とDMOSセルとの間の距離を
大きくとる必要がある。結局、第4B図のように、面積効
率上最もバランスのよい第2V形溝34の深さ（すなわち突
起部23の高さ）が存在するはずである。
成し過ぎた場合、適度な深さに形成した場合、浅く形成
し過ぎた場合を示している。第2V形溝34の深さに応じ、
第4A図ではポリシリコン基板14の突起部23の高さが高過
ぎたものとなり、第4B図では適度な高さとなり、第4C図
では低過ぎたものとなっている。第4A図の場合、DMOSセ
ルからの空乏層の伸び（図中点線で示す）が突起部23で
抑えられるため、高耐圧を実現するためには突起部23と
DMOSセルとの間の距離を大きくとる必要がある。一方、
第4C図の場合は、DMOSセルからの表面横方向の空乏層の
伸びがn+拡散領域19により抑えられるため、高耐圧を実
現するためにはn+拡散領域19とDMOSセルとの間の距離を
大きくとる必要がある。結局、第4B図のように、面積効
率上最もバランスのよい第2V形溝34の深さ（すなわち突
起部23の高さ）が存在するはずである。
ここで、n-半導体島11の深さに対する第2V形溝34の最
適の深さを求めるために、第５図のような構造を仮定す
る。いま、DMOSセルが点Ｐにあるものとし、そこから伸
びる空乏層がn-半導体島11の底面のn+半導体層12,第2V
形溝側面のn+半導体層12,およびn+拡散領域19に等距離
ｒで接しているものとする。このときの各寸法の関係式
は次のようになる。
適の深さを求めるために、第５図のような構造を仮定す
る。いま、DMOSセルが点Ｐにあるものとし、そこから伸
びる空乏層がn-半導体島11の底面のn+半導体層12,第2V
形溝側面のn+半導体層12,およびn+拡散領域19に等距離
ｒで接しているものとする。このときの各寸法の関係式
は次のようになる。
cosθ・（ｄ＋0.8xj＋ｒ＋xj tanθ）＝ｒ ……（１） ここで、ｄはn+拡散領域19を形成するときのマスクの窓
の中心線からの幅、xjはn+拡散領域19の拡散深さ、0.8x
jはn+拡散領域19の横拡散長さ、θは第2V形溝の中心線
に対する開き角である。
の中心線からの幅、xjはn+拡散領域19の拡散深さ、0.8x
jはn+拡散領域19の横拡散長さ、θは第2V形溝の中心線
に対する開き角である。
異方性エッチングの場合、 であるので、これらを（２）式に代入すると、 となる。
実際のn-半導体島11の構造について、各部の寸法を第
６図に示すようにとる。図において、点線は第1,第2V形
溝33,34形成直後の基板31表面の位置を示しており、ま
たx1は熱酸化時に基板31の内側に伸びた誘電体層13の厚
み、x2はn+半導体層12の厚み、x3はn-半導体島11の表面
から第2V形溝頂点でのn+半導体層12までの距離、Ａは第
1V形溝33形成用のマスクの窓幅、Ｂは第2V形溝34形成用
のマスクの窓幅である。なお、第1V形溝33の頂点の所で
点線がちょうど表面に一致する状態で基板31の研摩が止
まっているものとする。
６図に示すようにとる。図において、点線は第1,第2V形
溝33,34形成直後の基板31表面の位置を示しており、ま
たx1は熱酸化時に基板31の内側に伸びた誘電体層13の厚
み、x2はn+半導体層12の厚み、x3はn-半導体島11の表面
から第2V形溝頂点でのn+半導体層12までの距離、Ａは第
1V形溝33形成用のマスクの窓幅、Ｂは第2V形溝34形成用
のマスクの窓幅である。なお、第1V形溝33の頂点の所で
点線がちょうど表面に一致する状態で基板31の研摩が止
まっているものとする。
第５図と第６図との対応により、第６図の各寸法記号
を（３）式にあてはめると、 となる。よって、 を得る。x1,x2,dはＡより十分小さく、かつ（５）式の
右辺第２項と第３項はおよそ打ち消し合うので、該第２
項，第３項は無視することができる。その結果、 Ｂ≒0.85A ……（６） を得る。よって、第2V形溝34形成用のマスクの窓幅Ｂは
第1V形溝33形成用のマスクの窓幅Ａの約0.85倍であるの
が最も望ましいという結論になる。言い換えれば、第2V
形溝34の深さは第1V形溝33の深さの約0.85倍であるの
が、高耐圧を保ちかつ面積効率を良くする上で最も望ま
しい。
を（３）式にあてはめると、 となる。よって、 を得る。x1,x2,dはＡより十分小さく、かつ（５）式の
右辺第２項と第３項はおよそ打ち消し合うので、該第２
項，第３項は無視することができる。その結果、 Ｂ≒0.85A ……（６） を得る。よって、第2V形溝34形成用のマスクの窓幅Ｂは
第1V形溝33形成用のマスクの窓幅Ａの約0.85倍であるの
が最も望ましいという結論になる。言い換えれば、第2V
形溝34の深さは第1V形溝33の深さの約0.85倍であるの
が、高耐圧を保ちかつ面積効率を良くする上で最も望ま
しい。
なお、上記実施例ではn-半導体島11にVDMOSトランジ
スタを形成した例を示したが、他の素子を形成してもよ
いのでは勿論である。
スタを形成した例を示したが、他の素子を形成してもよ
いのでは勿論である。
また、上記実施例では支持基板としてポリシリコン基
板14を用いたが、単結晶シリコン基板等を代りに用いて
もよい。
板14を用いたが、単結晶シリコン基板等を代りに用いて
もよい。
以上説明したように、この発明によれば、凹部を複数
の領域に分ける突起部が配設され、この突起部を含む凹
部の表面に沿って形成された誘電体層上に所定導電型の
低抵抗半導体層が形成され、この低抵抗半導体層の上の
凹部をうめる半導体島の表面に、複数の同種の半導体素
子と突起部に対向して低抵抗半導体層に接触する低抵抗
半導体領域とが形成されるとともに半導体周縁の低抵抗
半導体層と低抵抗半導体領域に直接に低抵抗半導体層を
流れる動作電流の電極を備えたので、半導体島の表面積
が大きくなり、高耐圧を確保するために半導体島の深さ
が深くなったとしても、半導体島の中央部から動作電流
を取り出す低抵抗半導体領域の深さをそれほど深くしな
くても低抵抗半導体層にとどかせることができ、低抵抗
半導体領域の表面積が小さくでき、また数多く形成でき
るので、半導体島に形成する半導体素子を多数コンパク
トに構成することが可能となり、延いては半導体装置の
小形高密度化と大容量化が図れる。
の領域に分ける突起部が配設され、この突起部を含む凹
部の表面に沿って形成された誘電体層上に所定導電型の
低抵抗半導体層が形成され、この低抵抗半導体層の上の
凹部をうめる半導体島の表面に、複数の同種の半導体素
子と突起部に対向して低抵抗半導体層に接触する低抵抗
半導体領域とが形成されるとともに半導体周縁の低抵抗
半導体層と低抵抗半導体領域に直接に低抵抗半導体層を
流れる動作電流の電極を備えたので、半導体島の表面積
が大きくなり、高耐圧を確保するために半導体島の深さ
が深くなったとしても、半導体島の中央部から動作電流
を取り出す低抵抗半導体領域の深さをそれほど深くしな
くても低抵抗半導体層にとどかせることができ、低抵抗
半導体領域の表面積が小さくでき、また数多く形成でき
るので、半導体島に形成する半導体素子を多数コンパク
トに構成することが可能となり、延いては半導体装置の
小形高密度化と大容量化が図れる。
第１図はこの発明による半導体装置の一実施例を示す断
面図、第2A図ないし第2E図は第１図の半導体装置の製造
方法の一例を示す断面図、第３図はＶ形溝の平面パター
ンの一例を示す平面図、第4A図ないし第4C図は異なる深
さのＶ形溝を有する半導体装置を示す断面図、第５図は
簡略化したＶ形溝の構造を示す模式図、第６図はＶ形溝
の構造の各種寸法を示す図、第７図は従来の半導体装置
を示す断面図である。 図において、11はn-半導体島、12はn+半導体層、13は誘
電体層、14はポリシリコン基板、19はn+拡散領域、22は
ドレイン電極である。 なお、各図中同一符号は同一または相当部分を示す。
面図、第2A図ないし第2E図は第１図の半導体装置の製造
方法の一例を示す断面図、第３図はＶ形溝の平面パター
ンの一例を示す平面図、第4A図ないし第4C図は異なる深
さのＶ形溝を有する半導体装置を示す断面図、第５図は
簡略化したＶ形溝の構造を示す模式図、第６図はＶ形溝
の構造の各種寸法を示す図、第７図は従来の半導体装置
を示す断面図である。 図において、11はn-半導体島、12はn+半導体層、13は誘
電体層、14はポリシリコン基板、19はn+拡散領域、22は
ドレイン電極である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 29/78 Ｈ０１Ｌ 27/06 １０１ Ｂ
Claims (1)
- 【請求項１】一主面に凹部を有するとともにこの凹部の
底面に前記一主面よりも後退した頂部を備え前記凹部を
複数の領域に分ける突起部が配設された非絶縁性の支持
基板と、 前記突起部を含む前記凹部の表面に沿って形成された誘
電体層と、 前記誘電体層上に形成された所定導電型の低抵抗半導体
層と、 前記突起部の頂部上と前記凹部の複数の領域とを含め前
記低抵抗半導体層上に形成されかつ前記凹部を埋める前
記所定導電型の半導体島と、 前記突起部に対向して前記半導体島の表面に形成される
と共に前記突起部の頂部に位置する前記低抵抗半導体層
にその底面が接する前記所定導電型の低抵抗半導体領域
と、 前記凹部の複数の領域それぞれの半導体島表面に形成さ
れた複数の同種の半導体素子と、 前記低抵抗半導体領域と前記半導体島の周縁の前記低抵
抗半導体層との上に直接形成された、前記低抵抗半導体
層を通じて流れる前記半導体素子の動作電流の電極とを
備える半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132142A JPH0821620B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
| US07/697,621 US5065219A (en) | 1990-05-21 | 1991-05-09 | Semiconductor device and fabrication method thereof |
| DE4116271A DE4116271A1 (de) | 1990-05-21 | 1991-05-17 | Halbleitervorrichtung und verfahren zur herstellung derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132142A JPH0821620B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426139A JPH0426139A (ja) | 1992-01-29 |
| JPH0821620B2 true JPH0821620B2 (ja) | 1996-03-04 |
Family
ID=15074346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132142A Expired - Lifetime JPH0821620B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5065219A (ja) |
| JP (1) | JPH0821620B2 (ja) |
| DE (1) | DE4116271A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557125A (en) * | 1993-12-08 | 1996-09-17 | Lucent Technologies Inc. | Dielectrically isolated semiconductor devices having improved characteristics |
| TW512526B (en) * | 2000-09-07 | 2002-12-01 | Sanyo Electric Co | Semiconductor integrated circuit device and manufacturing method thereof |
| US6921946B2 (en) * | 2002-12-16 | 2005-07-26 | Koninklijke Philips Electronics N.V. | Test structure for electrical well-to-well overlay |
| CN102456738A (zh) * | 2010-10-29 | 2012-05-16 | 上海宏力半导体制造有限公司 | 一种vdmos晶体管 |
| CN102254939A (zh) * | 2011-08-08 | 2011-11-23 | 上海宏力半导体制造有限公司 | 垂直双扩散mos晶体管及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1276451A (en) * | 1969-01-16 | 1972-06-01 | Signetics Corp | Semiconductor structure and method for lowering the collector resistance |
| JPS523862Y2 (ja) * | 1973-07-09 | 1977-01-27 | ||
| JPS5551342A (en) * | 1978-10-12 | 1980-04-15 | Toshiba Corp | Brazing test unit |
| US4807012A (en) * | 1985-09-18 | 1989-02-21 | Harris Corporation | IC which eliminates support bias influence on dielectrically isolated components |
| JPS63155775A (ja) * | 1986-12-19 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US5055721A (en) * | 1989-04-13 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit for igbt device |
-
1990
- 1990-05-21 JP JP2132142A patent/JPH0821620B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-09 US US07/697,621 patent/US5065219A/en not_active Expired - Lifetime
- 1991-05-17 DE DE4116271A patent/DE4116271A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE4116271C2 (ja) | 1993-07-29 |
| JPH0426139A (ja) | 1992-01-29 |
| US5065219A (en) | 1991-11-12 |
| DE4116271A1 (de) | 1991-11-28 |
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