JPH07235668A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPH07235668A JPH07235668A JP6024632A JP2463294A JPH07235668A JP H07235668 A JPH07235668 A JP H07235668A JP 6024632 A JP6024632 A JP 6024632A JP 2463294 A JP2463294 A JP 2463294A JP H07235668 A JPH07235668 A JP H07235668A
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- layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】アバランシェ降服によりチャネル拡散層のソー
ス領域直下部分を流れる電流による電圧降下を低減し、
寄生トランジスタがオンすることによる破壊を防いでア
バランシェ耐量を向上させる。 【構成】例えばｎチャネルのＭＯＳ型トランジスタのｐ
形チャネル拡散層の中央部にｎ+ ウエルを形成すること
により、チャネル拡散層の底面中央部でＰＮ接合両側の
濃度差を大きくして電界を高くし、アバランシェ電流を
中央の広い面積から流入させる。これによりチャネル拡
散層周辺から流入するアバランシェ電流によるソース領
域直下での電圧降下が低減する。
ス領域直下部分を流れる電流による電圧降下を低減し、
寄生トランジスタがオンすることによる破壊を防いでア
バランシェ耐量を向上させる。 【構成】例えばｎチャネルのＭＯＳ型トランジスタのｐ
形チャネル拡散層の中央部にｎ+ ウエルを形成すること
により、チャネル拡散層の底面中央部でＰＮ接合両側の
濃度差を大きくして電界を高くし、アバランシェ電流を
中央の広い面積から流入させる。これによりチャネル拡
散層周辺から流入するアバランシェ電流によるソース領
域直下での電圧降下が低減する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴあるいは
ＩＧＢＴのようなＭＯＳ型トランジスタに関する。
ＩＧＢＴのようなＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】電力用として用いられるＭＯＳ型トラン
ジスタにおいては、高アバランシェ耐量が要求される。
アバランシェ電流による破壊について図２のたて型ＭＯ
ＳＦＥＴ単位セルにより説明する。図２においてｎ- 層
１の表面層にｐ形のチャネル拡散層２が形成され、その
表面層にｎ+ 領域３にはさまれた部分にチャネルを形成
するため、表面上にゲート酸化膜５を介して多結晶Ｓｉ
からなるゲート電極６が設けられる。チャネル拡散層２
の中央部には浅いｐ+ 領域４が形成され、図示しないソ
ース電極は、このｐ+ 領域４とｎ+ ソース領域３に共通
に接触する。なお、ｎ- 層の下面にはドレイン電極の接
触するｎ+ 層７が設けられている。このＭＯＳＦＥＴの
ｎ- 層１とｐ層２との間のＰＮ接合のアバランシェ降服
によって流れるアバランシェ電流は、ｐ層２の最も電界
の高い大きい曲率の部分Ａを通り、ｎ+ ソース領域３を
横切って流れる。このアバランシェ電流によるｎ+ 領域
３直下での電圧降下が約0.７Ｖに達すると、ｎ- 層１、
ｐ層２、ｎ+ 領域３からなるｎｐｎトランジスタがオン
し、トランジスタは局部電流集中により破壊に至る。ｐ
+ 領域４は、このようなアバランシェ電流によるｎ+ 領
域３直下での電圧降下を小さくできるため、アバランシ
ェ耐量向上に役立つ。さらに、図３のようにｐ拡散層２
より深いｐ+ ウエル４１を形成して、アバランシェ電流
を、ｐ+ ウエル４１とｐ形チャネル層２の大曲率部Ａと
の双方で分担させることによってアバランシェ耐量を向
上させる技術が知られている。またｐ+ ウエル４１とｐ
+ 領域４の双方を併用する技術も良く知られている。さ
らに、用いるシリコン基板すなわちｎ- 層１の抵抗率を
下げ、厚みを増すことによりアバランシェ耐量を高める
技術も知られている。
ジスタにおいては、高アバランシェ耐量が要求される。
アバランシェ電流による破壊について図２のたて型ＭＯ
ＳＦＥＴ単位セルにより説明する。図２においてｎ- 層
１の表面層にｐ形のチャネル拡散層２が形成され、その
表面層にｎ+ 領域３にはさまれた部分にチャネルを形成
するため、表面上にゲート酸化膜５を介して多結晶Ｓｉ
からなるゲート電極６が設けられる。チャネル拡散層２
の中央部には浅いｐ+ 領域４が形成され、図示しないソ
ース電極は、このｐ+ 領域４とｎ+ ソース領域３に共通
に接触する。なお、ｎ- 層の下面にはドレイン電極の接
触するｎ+ 層７が設けられている。このＭＯＳＦＥＴの
ｎ- 層１とｐ層２との間のＰＮ接合のアバランシェ降服
によって流れるアバランシェ電流は、ｐ層２の最も電界
の高い大きい曲率の部分Ａを通り、ｎ+ ソース領域３を
横切って流れる。このアバランシェ電流によるｎ+ 領域
３直下での電圧降下が約0.７Ｖに達すると、ｎ- 層１、
ｐ層２、ｎ+ 領域３からなるｎｐｎトランジスタがオン
し、トランジスタは局部電流集中により破壊に至る。ｐ
+ 領域４は、このようなアバランシェ電流によるｎ+ 領
域３直下での電圧降下を小さくできるため、アバランシ
ェ耐量向上に役立つ。さらに、図３のようにｐ拡散層２
より深いｐ+ ウエル４１を形成して、アバランシェ電流
を、ｐ+ ウエル４１とｐ形チャネル層２の大曲率部Ａと
の双方で分担させることによってアバランシェ耐量を向
上させる技術が知られている。またｐ+ ウエル４１とｐ
+ 領域４の双方を併用する技術も良く知られている。さ
らに、用いるシリコン基板すなわちｎ- 層１の抵抗率を
下げ、厚みを増すことによりアバランシェ耐量を高める
技術も知られている。
【０００３】
【発明が解決しようとする課題】しかし、これらの技術
には次の問題点がある。 (1) ｐ+ 領域４は、ｎ+ ソース領域３の一部と重なるの
みであるため、ソースｎ+ 層直下を横切る電流はｐ+ 領
域４のない部分を通り、ソースｎ+ 層直下での電圧降下
が大きくなりやすい。
には次の問題点がある。 (1) ｐ+ 領域４は、ｎ+ ソース領域３の一部と重なるの
みであるため、ソースｎ+ 層直下を横切る電流はｐ+ 領
域４のない部分を通り、ソースｎ+ 層直下での電圧降下
が大きくなりやすい。
【０００４】(2) ｐ+ ウエル４１構造では、ｐ+ ウエル
４１を深く、高不純物濃度にするほど高アバランシェ耐
量となるが、同時に耐圧の低下およびオン抵抗の上昇を
招きやすい。 (3) シリコン基板の抵抗率を下げ、厚みを増すと、やは
りオン抵抗が上昇する。
４１を深く、高不純物濃度にするほど高アバランシェ耐
量となるが、同時に耐圧の低下およびオン抵抗の上昇を
招きやすい。 (3) シリコン基板の抵抗率を下げ、厚みを増すと、やは
りオン抵抗が上昇する。
【０００５】本発明の目的は、これらの問題を解決し、
オン抵抗を上昇なしでアバランシェ時の破壊耐量を向上
させたＭＯＳ型トランジスタを提供することにある。
オン抵抗を上昇なしでアバランシェ時の破壊耐量を向上
させたＭＯＳ型トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形の半導体層の表面層に選択
的に形成された第二導電形の第一領域の表面層にさらに
第一導電形の第二領域が選択的に形成され、第一導電形
の半導体層の表面への露出部と第二領域とにはさまれた
第一領域の上にゲート絶縁膜を介してゲート電極が設け
られるセル構造を有するＭＯＳ型トランジスタにおい
て、第一領域の中央部に表面より真性半導体を第一導電
形にする不純物の付加的拡散領域が第一領域より深く形
成されたものとする。不純物の拡散により第一領域の底
面の接するＰＮ接合が中央部において表面側に湾曲して
いることも有効である。また、１枚の半導体基板に複数
のセル構造が設けられ、不純物の付加的拡散領域が、基
板周辺部のゲート電極の設けられない不活性領域に接す
るセルに設けられたこと、もしくはゲートパッド部ある
いはゲートランナ部に接するセルに設けられたことが有
効である。
めに、本発明は、第一導電形の半導体層の表面層に選択
的に形成された第二導電形の第一領域の表面層にさらに
第一導電形の第二領域が選択的に形成され、第一導電形
の半導体層の表面への露出部と第二領域とにはさまれた
第一領域の上にゲート絶縁膜を介してゲート電極が設け
られるセル構造を有するＭＯＳ型トランジスタにおい
て、第一領域の中央部に表面より真性半導体を第一導電
形にする不純物の付加的拡散領域が第一領域より深く形
成されたものとする。不純物の拡散により第一領域の底
面の接するＰＮ接合が中央部において表面側に湾曲して
いることも有効である。また、１枚の半導体基板に複数
のセル構造が設けられ、不純物の付加的拡散領域が、基
板周辺部のゲート電極の設けられない不活性領域に接す
るセルに設けられたこと、もしくはゲートパッド部ある
いはゲートランナ部に接するセルに設けられたことが有
効である。
【０００７】
【作用】第一導電形の半導体層とＰＮ接合を形成する第
二導電形の第一領域の中央部に真性半導体を第一導電形
にする不純物を第一領域より深く拡散すると、ＰＮ接合
の第一導電形側の不純物濃度が高くなり、第二導電形領
域との濃度差が大きくなり、その部分の電界が高められ
る。従ってアバランシェ電流は、第一領域の中央部への
広い面積へ流れ込み、第一領域周辺部から第二領域直下
を流れる電流が低減するため、第二領域直下での電圧降
下が低減し、寄生トランジスタがオンすることが避けら
れる。また、不純物の拡散により第一領域の底部で第二
導電形から第一導電形への転移が生じた場合、平坦であ
ったＰＮ接合が表面側に湾曲することは、中央部におけ
る電界をさらに強め、一層アバランシェが起きやすくな
るので、上記の作用が強まる。このような付加的拡散領
域はアバランシェ電流の流入しやすい活性領域周辺部あ
るいはゲートパッド部およびゲートランナ部に接するセ
ルに形成した場合、特に有効である。
二導電形の第一領域の中央部に真性半導体を第一導電形
にする不純物を第一領域より深く拡散すると、ＰＮ接合
の第一導電形側の不純物濃度が高くなり、第二導電形領
域との濃度差が大きくなり、その部分の電界が高められ
る。従ってアバランシェ電流は、第一領域の中央部への
広い面積へ流れ込み、第一領域周辺部から第二領域直下
を流れる電流が低減するため、第二領域直下での電圧降
下が低減し、寄生トランジスタがオンすることが避けら
れる。また、不純物の拡散により第一領域の底部で第二
導電形から第一導電形への転移が生じた場合、平坦であ
ったＰＮ接合が表面側に湾曲することは、中央部におけ
る電界をさらに強め、一層アバランシェが起きやすくな
るので、上記の作用が強まる。このような付加的拡散領
域はアバランシェ電流の流入しやすい活性領域周辺部あ
るいはゲートパッド部およびゲートランナ部に接するセ
ルに形成した場合、特に有効である。
【０００８】
【実施例】以下図２、図３と共通の部分に同一の符号を
付した図を引用して本発明の実施例について述べる。図
１に示す本発明の一実施例のＭＯＳＦＥＴでは、ｐ形チ
ャネル拡散層２の中央部に点線で示すｎ+ ウエル８が形
成されている。このＭＯＳＦＥＴの表面側構造は、次の
ようにして作製する。すなわち、ｎ- シリコン基板１の
表面からのドナー不純物の拡散によりｎ+ ウエル８を形
成したのち、表面上に酸化膜を介して多結晶シリコンを
堆積し、それらを、ｎ+ ウエル８が多結晶シリコンから
なるゲート電極６の中間に位置するようにパターニング
する。次に、ゲート電極６をマスクとしてのアクセプタ
不純物の拡散によりｐ形チャネル領域２を形成する。こ
の場合、ドナー不純物の拡散されているｎ+ ウエル８の
部分では、図のようにＰＮ接合が表面側に湾曲する。こ
のようにして形成したチャネル領域２とｎ+ ウエル８と
の接合部における不純物濃度差により、このＭＯＳＦＥ
Ｔの耐圧と、そのアバランシェ耐量が決定される。
付した図を引用して本発明の実施例について述べる。図
１に示す本発明の一実施例のＭＯＳＦＥＴでは、ｐ形チ
ャネル拡散層２の中央部に点線で示すｎ+ ウエル８が形
成されている。このＭＯＳＦＥＴの表面側構造は、次の
ようにして作製する。すなわち、ｎ- シリコン基板１の
表面からのドナー不純物の拡散によりｎ+ ウエル８を形
成したのち、表面上に酸化膜を介して多結晶シリコンを
堆積し、それらを、ｎ+ ウエル８が多結晶シリコンから
なるゲート電極６の中間に位置するようにパターニング
する。次に、ゲート電極６をマスクとしてのアクセプタ
不純物の拡散によりｐ形チャネル領域２を形成する。こ
の場合、ドナー不純物の拡散されているｎ+ ウエル８の
部分では、図のようにＰＮ接合が表面側に湾曲する。こ
のようにして形成したチャネル領域２とｎ+ ウエル８と
の接合部における不純物濃度差により、このＭＯＳＦＥ
Ｔの耐圧と、そのアバランシェ耐量が決定される。
【０００９】図４は、本発明のＩＧＢＴにおける実施例
を示し、裏面側にｎ+ ドレイン層７の代わりにｎ+ バッ
ファ層７１、ｐ+ コレクタ層９が形成されているが、表
面側の構造は図１の場合と同じである。図５は、本発明
による拡散領域８をチップ全面に形成せず、半導体基板
１１の特に効果の大きい部分、すなわち、アバランシェ
電流の集中しやすい、基板周辺の耐圧構造部１２に近接
した領域１３のセルならびにゲートパッド部１４および
図示しないゲートランナ部に近接した領域１５のセルに
形成した実施例を示す。
を示し、裏面側にｎ+ ドレイン層７の代わりにｎ+ バッ
ファ層７１、ｐ+ コレクタ層９が形成されているが、表
面側の構造は図１の場合と同じである。図５は、本発明
による拡散領域８をチップ全面に形成せず、半導体基板
１１の特に効果の大きい部分、すなわち、アバランシェ
電流の集中しやすい、基板周辺の耐圧構造部１２に近接
した領域１３のセルならびにゲートパッド部１４および
図示しないゲートランナ部に近接した領域１５のセルに
形成した実施例を示す。
【００１０】
【発明の効果】本発明によれば、ＭＯＳ型トランジスタ
の単位セル構造の中央部でチャネル拡散領域の中央部に
反対の導電形化の作用をもつ不純物を拡散することによ
り、ＰＮ接合中央部の電界を高め、アバランシェ電流が
中央の広い面積部分に流れ込むようにすることによっ
て、チャネル拡散領域周辺部からのアバランシェ電流流
入によるソース領域直下の電圧降下を防ぎ、アバランシ
ェ耐量をオン抵抗の上昇なしに向上させることができ
た。
の単位セル構造の中央部でチャネル拡散領域の中央部に
反対の導電形化の作用をもつ不純物を拡散することによ
り、ＰＮ接合中央部の電界を高め、アバランシェ電流が
中央の広い面積部分に流れ込むようにすることによっ
て、チャネル拡散領域周辺部からのアバランシェ電流流
入によるソース領域直下の電圧降下を防ぎ、アバランシ
ェ耐量をオン抵抗の上昇なしに向上させることができ
た。
【図１】本発明の一実施例のＭＯＳＦＥＴのセル構造を
示す断面図
示す断面図
【図２】従来のＭＯＳＦＥＴのセル構造の一例を示す断
面図
面図
【図３】従来のＭＯＳＦＥＴのセル構造の他の例を示す
断面図
断面図
【図４】本発明の別の実施例のＩＧＢＴのセル構造を示
す断面図
す断面図
【図５】本発明の実施されたＭＯＳ型トランジスタの半
導体基板平面図
導体基板平面図
１ ｎ- 層 ２ ｐ形チャネル拡散層 ３ ｎ+ ソース領域 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ+ ドレイン層 ８ ｎ+ ウエル ９ ｐ+ コレクタ層 １１ 半導体基板 １２ 耐圧構造部 １３、１５ ｎ+ ウエル形成セル領域 １４ ゲートパッド部
Claims (4)
- 【請求項１】第一導電形の半導体層の表面層に選択的に
形成された第二導電形の第一領域の表面層にさらに第一
導電形の第二領域が形成され、第一導電形の半導体層の
表面への露出部と第二領域とにはさまれた第一領域の上
にゲート絶縁膜を介してゲート電極が設けられるセル構
造を有するものにおいて、第一領域の中央部に表面より
真性半導体を第一導電形にする不純物の付加的拡散領域
が第一領域より深く形成されたことを特徴とするＭＯＳ
型トランジスタ。 - 【請求項２】不純物の拡散により第一領域の底面の接す
るＰＮ接合が中央部において表面側に湾曲している請求
項１記載のＭＯＳ型トランジスタ。 - 【請求項３】１枚の半導体基板に複数のセル構造が設け
られ、不純物の付加的拡散領域が、基板周辺部のゲート
電極の設けられない不活性領域に接するセルに設けられ
た請求項１あるいは２記載のＭＯＳ型トランジスタ。 - 【請求項４】１枚の半導体基板に複数のセル構造が設け
られ、不純物の付加的拡散領域が、ゲートパッド部ある
いはゲートランナ部に接するセルに設けられた請求項
１、２あるいは３記載のＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024632A JPH07235668A (ja) | 1994-02-23 | 1994-02-23 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024632A JPH07235668A (ja) | 1994-02-23 | 1994-02-23 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235668A true JPH07235668A (ja) | 1995-09-05 |
Family
ID=12143516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6024632A Pending JPH07235668A (ja) | 1994-02-23 | 1994-02-23 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235668A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100587045B1 (ko) * | 2000-05-31 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2016012581A (ja) * | 2014-06-27 | 2016-01-21 | 株式会社日立製作所 | 半導体装置及びそれを用いた電力変換装置 |
| JP2020115550A (ja) * | 2016-03-28 | 2020-07-30 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
1994
- 1994-02-23 JP JP6024632A patent/JPH07235668A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100587045B1 (ko) * | 2000-05-31 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2016012581A (ja) * | 2014-06-27 | 2016-01-21 | 株式会社日立製作所 | 半導体装置及びそれを用いた電力変換装置 |
| JP2020115550A (ja) * | 2016-03-28 | 2020-07-30 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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