JPH06291614A - プリセット付レジスタ回路 - Google Patents
プリセット付レジスタ回路Info
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- JPH06291614A JPH06291614A JP5073231A JP7323193A JPH06291614A JP H06291614 A JPH06291614 A JP H06291614A JP 5073231 A JP5073231 A JP 5073231A JP 7323193 A JP7323193 A JP 7323193A JP H06291614 A JPH06291614 A JP H06291614A
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- Japan
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- latch
- circuit
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- registers
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Abstract
(57)【要約】
【目的】初期化に要する時間を短くし、回路的にも簡単
なレジスタとする。 【構成】デ−タバスＤＢとラッチ１３との間には、デ−
タの書込み及び読出しを制御するクロックドインバ−タ
ＣＢ１，ＣＢ２が接続される。ラッチ１３は、インバ−
タＩＶ１とクロックドインバ−タＣＢ３から構成され
る。ＲＯＭセル１２には、ユ−ザが希望する初期値が予
め記憶される。初期化制御信号ＲＡがアクティブ状態と
なると、クロックドインバ−タＣＢ４は、ＲＯＭセル１
２のデ−タをラッチ１３へ転送し、当該ラッチ１３を前
記初期値に設定する。これにより、レジスタＲＥＧの初
期化が完了する。
なレジスタとする。 【構成】デ−タバスＤＢとラッチ１３との間には、デ−
タの書込み及び読出しを制御するクロックドインバ−タ
ＣＢ１，ＣＢ２が接続される。ラッチ１３は、インバ−
タＩＶ１とクロックドインバ−タＣＢ３から構成され
る。ＲＯＭセル１２には、ユ−ザが希望する初期値が予
め記憶される。初期化制御信号ＲＡがアクティブ状態と
なると、クロックドインバ−タＣＢ４は、ＲＯＭセル１
２のデ−タをラッチ１３へ転送し、当該ラッチ１３を前
記初期値に設定する。これにより、レジスタＲＥＧの初
期化が完了する。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタのプリセット
回路に関し、特にレジスタを多用するシングルチップマ
イコン等に使用されるものである。
回路に関し、特にレジスタを多用するシングルチップマ
イコン等に使用されるものである。
【０００２】
【従来の技術】従来、内部にレジスタを有するシングル
チップマイコン等では、必要に応じて当該レジスタを初
期化するために、例えば図４に示すような回路によって
強制的にラッチを固定値にプリセットする手法が採用さ
れている。
チップマイコン等では、必要に応じて当該レジスタを初
期化するために、例えば図４に示すような回路によって
強制的にラッチを固定値にプリセットする手法が採用さ
れている。
【０００３】図４の回路によりレジスタの初期化を行う
には、初期化制御信号Ｒを“１”にすればよい。これに
より、ＮＯＲ回路１１の出力が“０”となり、当該ＮＯ
Ｒ回路１１とクロックドインバ−タＣＢ３からなるラッ
チが“０”に初期化される。なお、ユ−ザが再度のレジ
スタの初期化（書き換え）を希望する場合には、初期化
制御信号Ｒを“０”に設定した後、ゲ−ト制御信号Ｇ２
をアクティブ状態（“Ｈ”）とし、デ−タバスＤＢから
ユ−ザの希望する初期値を当該ラッチに書き込めばよ
い。
には、初期化制御信号Ｒを“１”にすればよい。これに
より、ＮＯＲ回路１１の出力が“０”となり、当該ＮＯ
Ｒ回路１１とクロックドインバ−タＣＢ３からなるラッ
チが“０”に初期化される。なお、ユ−ザが再度のレジ
スタの初期化（書き換え）を希望する場合には、初期化
制御信号Ｒを“０”に設定した後、ゲ−ト制御信号Ｇ２
をアクティブ状態（“Ｈ”）とし、デ−タバスＤＢから
ユ−ザの希望する初期値を当該ラッチに書き込めばよ
い。
【０００４】このように、従来は、ハ−ドウェアによっ
て一義的に全てのレジスタが所定の値に初期化されてお
り、ユ−ザは、必要に応じて再度のレジスタの初期化を
行うという構成が採られている。
て一義的に全てのレジスタが所定の値に初期化されてお
り、ユ−ザは、必要に応じて再度のレジスタの初期化を
行うという構成が採られている。
【０００５】しかし、近年、シングルチップマイコン等
の機能は増大しており、これに伴って各種の機能を制御
するレジスタの数も増え続けている。このため、ユ−ザ
が行わなければならない再度のレジスタの初期化に多大
な時間を要するという問題点が生じている。つまり、レ
ジスタの初期化は、本来、ユ−ザが制御しようとする処
理の準備段階に過ぎない。従って、このような準備に要
する時間の増大は、例えば自動車のエンジンを制御する
ようなリアルタイム性を要求される分野において重大な
問題となる。
の機能は増大しており、これに伴って各種の機能を制御
するレジスタの数も増え続けている。このため、ユ−ザ
が行わなければならない再度のレジスタの初期化に多大
な時間を要するという問題点が生じている。つまり、レ
ジスタの初期化は、本来、ユ−ザが制御しようとする処
理の準備段階に過ぎない。従って、このような準備に要
する時間の増大は、例えば自動車のエンジンを制御する
ようなリアルタイム性を要求される分野において重大な
問題となる。
【０００６】図５は、図３の回路を用いたレジスタ群の
一例を示すものである。このレジスタ群は、例えば１６
個のブロックＢＬ１〜ＢＬ１６から構成される。各々の
ブロックは、複数のレジスタＲＥＧを有している。この
ようなレジスタ群について、再度のレジスタの初期化を
行う場合には、ブロック毎に当該レジスタの初期化を行
う必要がある。従って、全てのレジスタについて再度の
初期化を行う場合には、合計で１６回の初期化のための
処理を行わなければならない。
一例を示すものである。このレジスタ群は、例えば１６
個のブロックＢＬ１〜ＢＬ１６から構成される。各々の
ブロックは、複数のレジスタＲＥＧを有している。この
ようなレジスタ群について、再度のレジスタの初期化を
行う場合には、ブロック毎に当該レジスタの初期化を行
う必要がある。従って、全てのレジスタについて再度の
初期化を行う場合には、合計で１６回の初期化のための
処理を行わなければならない。
【０００７】図６は、レジスタの数（又はブロックの
数）とユ−ザが再度のレジスタの初期化に要する時間と
の関係を示すものである。近年のシングルチップマイコ
ン等の機能は増大には顕著なものがあるが、これに伴い
当該機能を制御するレジスタの数も増大する。レジスタ
の数が増大すれば、必然的にユ−ザが再度のレジスタの
初期化に要する時間も増大してくる。
数）とユ−ザが再度のレジスタの初期化に要する時間と
の関係を示すものである。近年のシングルチップマイコ
ン等の機能は増大には顕著なものがあるが、これに伴い
当該機能を制御するレジスタの数も増大する。レジスタ
の数が増大すれば、必然的にユ−ザが再度のレジスタの
初期化に要する時間も増大してくる。
【０００８】一方、ユ−ザが行う再度のレジスタの初期
化（書き換え）は、一度のみで済む場合が多い。従っ
て、かかる場合には、ハ−ドウェア的に最初からユ−ザ
の望む値にラッチをプリセットしておけば足りると考え
ることもできる。
化（書き換え）は、一度のみで済む場合が多い。従っ
て、かかる場合には、ハ−ドウェア的に最初からユ−ザ
の望む値にラッチをプリセットしておけば足りると考え
ることもできる。
【０００９】しかし、例えばシングルチップマイコンの
ように、多種類のレジスタが存在し、また、ポ−トの入
出力を制御したり、各種Ｉ／Ｏの機能を定義づけるよう
な機能を有しているものがある。かかる場合、ユ−ザの
レジスタの初期値の設定はまちまちであるため、ハ−ド
ウェア的に最初からユ−ザの望む値にラッチをプリセッ
トしておくというのは事実上不可能である。
ように、多種類のレジスタが存在し、また、ポ−トの入
出力を制御したり、各種Ｉ／Ｏの機能を定義づけるよう
な機能を有しているものがある。かかる場合、ユ−ザの
レジスタの初期値の設定はまちまちであるため、ハ−ド
ウェア的に最初からユ−ザの望む値にラッチをプリセッ
トしておくというのは事実上不可能である。
【００１０】
【発明が解決しようとする課題】このように、従来のレ
ジスタ回路では、ハ−ドウェアにおいて一義的に所定の
値にレジスタが初期化されている。従って、ユ−ザは、
再度のレジスタの初期化を自ら行う必要がある。この再
度のレジスタの初期化は、レジスタ数の増大により、ユ
−ザにとって大きな負担となっている。一方、ユ−ザに
よりレジスタの初期値の設定はまちまちで、メ−カにお
いてハ−ドウェア的にユ−ザの望む値にラッチをプリセ
ットしておくということも困難である。
ジスタ回路では、ハ−ドウェアにおいて一義的に所定の
値にレジスタが初期化されている。従って、ユ−ザは、
再度のレジスタの初期化を自ら行う必要がある。この再
度のレジスタの初期化は、レジスタ数の増大により、ユ
−ザにとって大きな負担となっている。一方、ユ−ザに
よりレジスタの初期値の設定はまちまちで、メ−カにお
いてハ−ドウェア的にユ−ザの望む値にラッチをプリセ
ットしておくということも困難である。
【００１１】本発明は、上記欠点を解決すべくなされた
もので、その目的は、各ユ−ザが希望するレジスタの初
期値を一括して設定することが可能で、かつ当該レジス
タの初期化に要する時間も短時間で済み、さらに回路的
にも簡単な構成のレジスタ回路を提供することである。
もので、その目的は、各ユ−ザが希望するレジスタの初
期値を一括して設定することが可能で、かつ当該レジス
タの初期化に要する時間も短時間で済み、さらに回路的
にも簡単な構成のレジスタ回路を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のプリセット付レジスタ回路は、デ−タバス
と、デ−タを保持するラッチと、前記デ−タバスと前記
ラッチとの間におけるデ−タの書込み及び読出しを制御
する第１の制御回路と、所定の初期値が記憶されるメモ
リと、前記メモリに記憶されたデ−タを前記ラッチに転
送し、当該ラッチを前記所定の初期値に設定し得る第２
の制御回路とを備えている。
め、本発明のプリセット付レジスタ回路は、デ−タバス
と、デ−タを保持するラッチと、前記デ−タバスと前記
ラッチとの間におけるデ−タの書込み及び読出しを制御
する第１の制御回路と、所定の初期値が記憶されるメモ
リと、前記メモリに記憶されたデ−タを前記ラッチに転
送し、当該ラッチを前記所定の初期値に設定し得る第２
の制御回路とを備えている。
【００１３】本発明の集積回路は、上記レジスタ回路が
複数個集まって構成されるレジスタブロックを複数個備
えている。そして、前記第２の制御回路へ初期化制御信
号を供給することにより、全てのレジスタブロックのレ
ジスタ回路を一括して初期化し得るものである。
複数個集まって構成されるレジスタブロックを複数個備
えている。そして、前記第２の制御回路へ初期化制御信
号を供給することにより、全てのレジスタブロックのレ
ジスタ回路を一括して初期化し得るものである。
【００１４】
【作用】上記構成によれば、レジスタ回路は、所定の初
期値が記憶されるメモリと、前記メモリに記憶されたデ
−タを前記ラッチに転送し、当該ラッチを前記所定の初
期値に設定し得る第２の制御回路とを備えている。従っ
て、予めメモリに各ユ−ザが希望するレジスタの初期値
を記憶させておけば、初期化制御信号を第２の制御回路
へ与えることによりレジスタの初期化を一括して行うこ
とができる。また、当該レジスタの初期化に要する時間
も短時間で済み、回路的にも簡単な構成のレジスタ回路
を提供できる。
期値が記憶されるメモリと、前記メモリに記憶されたデ
−タを前記ラッチに転送し、当該ラッチを前記所定の初
期値に設定し得る第２の制御回路とを備えている。従っ
て、予めメモリに各ユ−ザが希望するレジスタの初期値
を記憶させておけば、初期化制御信号を第２の制御回路
へ与えることによりレジスタの初期化を一括して行うこ
とができる。また、当該レジスタの初期化に要する時間
も短時間で済み、回路的にも簡単な構成のレジスタ回路
を提供できる。
【００１５】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わるプリセット付レジスタ回路を示している。図１
において、デ−タバスＤＢには、読出し制御用のクロッ
クドインバ−タＣＢ１及び書込み制御用のクロックドイ
ンバ−タＣＢ２がそれぞれ接続されている。クロックド
インバ−タＣＢ１は、ゲ−ト制御信号Ｇ１により制御さ
れている。クロックドインバ−タＣＢ２は、ゲ−ト制御
信号Ｇ２により制御されている。
例について詳細に説明する。図１は、本発明の一実施例
に係わるプリセット付レジスタ回路を示している。図１
において、デ−タバスＤＢには、読出し制御用のクロッ
クドインバ−タＣＢ１及び書込み制御用のクロックドイ
ンバ−タＣＢ２がそれぞれ接続されている。クロックド
インバ−タＣＢ１は、ゲ−ト制御信号Ｇ１により制御さ
れている。クロックドインバ−タＣＢ２は、ゲ−ト制御
信号Ｇ２により制御されている。
【００１６】１２は、ＲＯＭセルである。ＲＯＭセル１
２は、プリセット制御用のクロックドインバ−タＣＢ４
を介してラッチ１３に接続されている。従って、ＲＯＭ
セル１２のデ−タは、クロックドインバ−タＣＢ４を介
してラッチ１３へ転送することができる。なお、クロッ
クドインバ−タＣＢ４は、ゲ−ト制御信号（初期化制御
信号）ＲＡにより制御されている。
２は、プリセット制御用のクロックドインバ−タＣＢ４
を介してラッチ１３に接続されている。従って、ＲＯＭ
セル１２のデ−タは、クロックドインバ−タＣＢ４を介
してラッチ１３へ転送することができる。なお、クロッ
クドインバ−タＣＢ４は、ゲ−ト制御信号（初期化制御
信号）ＲＡにより制御されている。
【００１７】ラッチ１３は、インバ−タＩＶ１とクロッ
クドインバ−タＣＢ３により構成されている。なお、ク
ロックドインバ−タＣＢ３は、ゲ−ト制御信号Ｇ３によ
り制御されている。このゲ−ト制御信号Ｇ３は、ＮＯＲ
回路１５により、ゲ−ト制御信号Ｇ２とゲ−ト制御信号
ＲＡのＮＯＲをとることにより生成される。ラッチ回路
１３の出力は、インバ−タＩＶ２及びクロックドインバ
−タＣＢ１を介して、デ−タバスＤＢヘ転送することが
できる。
クドインバ−タＣＢ３により構成されている。なお、ク
ロックドインバ−タＣＢ３は、ゲ−ト制御信号Ｇ３によ
り制御されている。このゲ−ト制御信号Ｇ３は、ＮＯＲ
回路１５により、ゲ−ト制御信号Ｇ２とゲ−ト制御信号
ＲＡのＮＯＲをとることにより生成される。ラッチ回路
１３の出力は、インバ−タＩＶ２及びクロックドインバ
−タＣＢ１を介して、デ−タバスＤＢヘ転送することが
できる。
【００１８】次に、図１のレジスタ回路の初期化につい
て説明する。まず、ＲＯＭセル１２にユ−ザの希望する
初期値を予め書き込んでおく。この後、ゲ−ト制御信号
ＲＡがアクティブ状態（“１”）となると、プリセット
制御用のクロックドインバ−タＣＢ４は、ＲＯＭセル１
２のデ−タをラッチ１３へ転送する。一方、ゲ−ト制御
信号Ｇ３（ＮＯＲ回路１５の出力）は“０”となり、ク
ロツクドインバ−タＣＢ３は非アクティブ状態となって
いる。従って、ＲＯＭセル１２のデ−タが“１”のとき
は、ラッチ１３は“１”に初期化され、ＲＯＭセル１２
のデ−タが“０”のときは、ラッチ１３は“０”に初期
化される。即ち、各ユ−ザが希望するレジスタの初期値
を一括して行うことが可能となる。
て説明する。まず、ＲＯＭセル１２にユ−ザの希望する
初期値を予め書き込んでおく。この後、ゲ−ト制御信号
ＲＡがアクティブ状態（“１”）となると、プリセット
制御用のクロックドインバ−タＣＢ４は、ＲＯＭセル１
２のデ−タをラッチ１３へ転送する。一方、ゲ−ト制御
信号Ｇ３（ＮＯＲ回路１５の出力）は“０”となり、ク
ロツクドインバ−タＣＢ３は非アクティブ状態となって
いる。従って、ＲＯＭセル１２のデ−タが“１”のとき
は、ラッチ１３は“１”に初期化され、ＲＯＭセル１２
のデ−タが“０”のときは、ラッチ１３は“０”に初期
化される。即ち、各ユ−ザが希望するレジスタの初期値
を一括して行うことが可能となる。
【００１９】なお、ラッチ１３に対する読出し動作は、
ゲ−ト制御信号Ｇ１をアクティブ状態とすれば、当該ラ
ッチ１３の出力をデ−タバスＤＢへ転送することができ
る。また、ラッチ１３に対する書込み動作は、ゲ−ト制
御信号Ｇ２をアクティブ状態とすれば、デ−タバスＤＢ
上のデ−タを当該ラッチ１３へ転送することができる。
このように、ゲ−ト制御信号Ｇ１，Ｇ２を制御すること
で、ラッチ１３に対する読出し／書込み動作は容易に行
うことができる。
ゲ−ト制御信号Ｇ１をアクティブ状態とすれば、当該ラ
ッチ１３の出力をデ−タバスＤＢへ転送することができ
る。また、ラッチ１３に対する書込み動作は、ゲ−ト制
御信号Ｇ２をアクティブ状態とすれば、デ−タバスＤＢ
上のデ−タを当該ラッチ１３へ転送することができる。
このように、ゲ−ト制御信号Ｇ１，Ｇ２を制御すること
で、ラッチ１３に対する読出し／書込み動作は容易に行
うことができる。
【００２０】図２は、本発明に係わるレジスタ回路をブ
ロック化した場合の構成の一例を示すものである。ＢＬ
１〜ＢＬ１６は、１６個のレジスタブロック群である。
各々のレジスタブロックＢＬ１〜ＢＬ１６に属するレジ
スタＲＥＧは、それぞれデ−タバスＤＢに接続されてい
る。なお、デ−タバスＤＢとレジスタＲＥＧとのデ−タ
のやりとりは、ブロック単位で行われる。
ロック化した場合の構成の一例を示すものである。ＢＬ
１〜ＢＬ１６は、１６個のレジスタブロック群である。
各々のレジスタブロックＢＬ１〜ＢＬ１６に属するレジ
スタＲＥＧは、それぞれデ−タバスＤＢに接続されてい
る。なお、デ−タバスＤＢとレジスタＲＥＧとのデ−タ
のやりとりは、ブロック単位で行われる。
【００２１】即ち、各々のレジスタブロックＢＬ１〜Ｂ
Ｌ１６には、デコ−ダＤＥＣ１〜ＤＥＣ１６が接続さ
れ、固有のアドレスが割り振られている。デコ−ダＤＥ
Ｃ１〜ＤＥＣ１６は、アドレスをデコ−ドして択一的に
レジスタブロックＢＬ１〜ＢＬ１６を選択する。本実施
例では、１６個のレジスタブロックを有するため、アド
レスバスＡＤＲＢは四本存在する。
Ｌ１６には、デコ−ダＤＥＣ１〜ＤＥＣ１６が接続さ
れ、固有のアドレスが割り振られている。デコ−ダＤＥ
Ｃ１〜ＤＥＣ１６は、アドレスをデコ−ドして択一的に
レジスタブロックＢＬ１〜ＢＬ１６を選択する。本実施
例では、１６個のレジスタブロックを有するため、アド
レスバスＡＤＲＢは四本存在する。
【００２２】また、デコ−ダＤＥＣ１〜ＤＥＣ１６に
は、リ−ドライト制御信号線ＲＷＣＬが接続される。リ
−ドライト制御信号線ＲＷＣＬからデコ−ダＤＥＣ１〜
ＤＥＣ１６へリ−ドライト制御信号が入力され、各レジ
スタＲＥＧのゲ−ト制御信号Ｇ１，Ｇ２を制御する。
は、リ−ドライト制御信号線ＲＷＣＬが接続される。リ
−ドライト制御信号線ＲＷＣＬからデコ−ダＤＥＣ１〜
ＤＥＣ１６へリ−ドライト制御信号が入力され、各レジ
スタＲＥＧのゲ−ト制御信号Ｇ１，Ｇ２を制御する。
【００２３】各レジスタブロックＢＬ１〜ＢＬ１６のレ
ジスタＲＥＧの構成は、図１に示すとうりである。従っ
て、ユ−ザは、ゲ−ト制御信号（初期化制御信号）ＲＡ
をアクティブ状態（“Ｈ”）にすることにより、全ての
レジスタブロックＢＬ１〜ＢＬ１６中のレジスタＲＥＧ
を、予め決められた所定値に一括して初期化することが
できる。
ジスタＲＥＧの構成は、図１に示すとうりである。従っ
て、ユ−ザは、ゲ−ト制御信号（初期化制御信号）ＲＡ
をアクティブ状態（“Ｈ”）にすることにより、全ての
レジスタブロックＢＬ１〜ＢＬ１６中のレジスタＲＥＧ
を、予め決められた所定値に一括して初期化することが
できる。
【００２４】なお、当該所定値は、ＲＯＭセルに予め書
き込まれているものである。また、ＲＯＭセルは、シン
グルチップマイコンでは既知の技術であるため、当該所
定値の書込みは、容易に行うことができる。
き込まれているものである。また、ＲＯＭセルは、シン
グルチップマイコンでは既知の技術であるため、当該所
定値の書込みは、容易に行うことができる。
【００２５】上記構成によれば、ユ−ザは、レジスタの
初期値の設定を一括して行うことが可能であり、当該レ
ジスタの初期化に要する時間も短時間で済むことにな
る。従って、レジスタの数に拘らず、当該レジスタの初
期化を一括して行えるため、今後のシングルチップマイ
コン等の多機能化に対して有効である。また、本発明の
レジスタ回路は、回路的にも簡単な構成である。
初期値の設定を一括して行うことが可能であり、当該レ
ジスタの初期化に要する時間も短時間で済むことにな
る。従って、レジスタの数に拘らず、当該レジスタの初
期化を一括して行えるため、今後のシングルチップマイ
コン等の多機能化に対して有効である。また、本発明の
レジスタ回路は、回路的にも簡単な構成である。
【００２６】図３は、レジスタの数と初期化に要する時
間の関係について、従来品と発明品とを比較して示すも
のである。従来品では、初期化に要する最大の時間ｔ
は、レジスタの数に比例して増大していたのに対し、発
明品では、初期化に要する時間ｔは、レジスタの数に依
存しない。
間の関係について、従来品と発明品とを比較して示すも
のである。従来品では、初期化に要する最大の時間ｔ
は、レジスタの数に比例して増大していたのに対し、発
明品では、初期化に要する時間ｔは、レジスタの数に依
存しない。
【００２７】
【発明の効果】以上、説明したように、本発明のプリセ
ット付レジスタ回路によれば、次のような効果を奏す
る。従来は、ハ−ドウェアによって一義的に全てのレジ
スタが同一の値に初期化されており、ユ−ザは、必要に
応じて再度のレジスタの初期化を行う必要があった。こ
のため、シングルチップマイコン等の機能の増大によ
り、レジスタの数も増え、ユ−ザが行わなければならな
い再度のレジスタの初期化に多大な時間を要している。
これに対し、本発明では、レジスタの数が増大しようと
も、又ユ−ザが不特定多数であって各レジスタに対する
初期値の設定がまちまちであっても、予めＲＯＭセルに
各ユ−ザの希望する初期値を書き込んでおくことで、ユ
−ザは、レジスタの初期値の設定を一括して行うことが
可能となる。従って、当該レジスタの初期化に要する時
間も短時間で済むことになる。また、本発明のレジスタ
回路は、回路的にも簡単な構成である。
ット付レジスタ回路によれば、次のような効果を奏す
る。従来は、ハ−ドウェアによって一義的に全てのレジ
スタが同一の値に初期化されており、ユ−ザは、必要に
応じて再度のレジスタの初期化を行う必要があった。こ
のため、シングルチップマイコン等の機能の増大によ
り、レジスタの数も増え、ユ−ザが行わなければならな
い再度のレジスタの初期化に多大な時間を要している。
これに対し、本発明では、レジスタの数が増大しようと
も、又ユ−ザが不特定多数であって各レジスタに対する
初期値の設定がまちまちであっても、予めＲＯＭセルに
各ユ−ザの希望する初期値を書き込んでおくことで、ユ
−ザは、レジスタの初期値の設定を一括して行うことが
可能となる。従って、当該レジスタの初期化に要する時
間も短時間で済むことになる。また、本発明のレジスタ
回路は、回路的にも簡単な構成である。
【図１】本発明の一実施例に係わるプリセット付レジス
タ回路を示す回路図。
タ回路を示す回路図。
【図２】図１のレジスタ回路をブロック化した場合の一
例を示す図。
例を示す図。
【図３】レジスタ数と初期化に要する時間の関係を示す
図。
図。
【図４】従来のレジスタ回路を示す回路図。
【図５】図４のレジスタ回路をブロック化した場合の一
例を示す図。
例を示す図。
【図６】レジスタ数と初期化に要する時間の関係を示す
図。
図。
１１，１５ …ＮＯＲ回路、 １２ …ＲＯＭセル、 １３ …ラッチ、 ＤＢ …デ−タバス、 ＣＢ１〜ＣＢ４ …クロックドインバ−タ、 ＩＶ１，ＩＶ２ …インバ−タ、 ＲＥＧ …レジスタ回路、 ＢＬ１〜ＢＬ１６ …レジスタブロック、 ＤＥＣ１〜ＤＥＣ１６ …デコ−ダ。
Claims (2)
- 【請求項１】 デ−タバスと、デ−タを保持するラッチ
と、前記デ−タバスと前記ラッチとの間におけるデ−タ
の書込み及び読出しを制御する第１の制御回路と、所定
の初期値が記憶されるメモリと、前記メモリに記憶され
たデ−タを前記ラッチに転送し、当該ラッチを前記所定
の初期値に設定し得る第２の制御回路とを具備するプリ
セット付レジスタ回路。 - 【請求項２】 請求項１に記載のレジスタ回路が複数個
集まって構成されるレジスタブロックを複数個具備し、
前記第２の制御回路へ初期化制御信号を供給することに
より、全てのレジスタブロックのレジスタ回路を一括し
て初期化し得ることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073231A JPH06291614A (ja) | 1993-03-31 | 1993-03-31 | プリセット付レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073231A JPH06291614A (ja) | 1993-03-31 | 1993-03-31 | プリセット付レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291614A true JPH06291614A (ja) | 1994-10-18 |
Family
ID=13512210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073231A Pending JPH06291614A (ja) | 1993-03-31 | 1993-03-31 | プリセット付レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202647A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | Ｄ型フリップフロップ回路 |
-
1993
- 1993-03-31 JP JP5073231A patent/JPH06291614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202647A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | Ｄ型フリップフロップ回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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