JPH06292016A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 階調画像データを白黒２値画像データに高速
に変換する。 【構成】 原画像および結果画像を記憶するイメージメ
モリと、二値化処理で比較するための定数を格納する定
数レジスタ３３と、定数レジスタ３３とイメージメモリ
の中の原画像との間で算術論理演算を行なって演算結果
および桁上げ情報、ゼロ表示情報などのステータス情報
を選択して出力可能な演算回路３４と、演算回路３４か
ら出力されたステータス情報を間引き処理する間引き回
路３５とを備え、間引きされたデータをイメージメモリ
に書き込むことにより高速に階調画像の２値化処理を行
なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、文書画像処理分野に関
するもので、特に、階調画像の二値化を高速に行なう画
像処理装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータによるイメージデー
タの処理が盛んになってきている。イメージデータのコ
ンピュータへの入力は、専用スキャナやＦＡＸ装置など
で行なわれており、入力部では、１画素を例えば８ビッ
トで表現するといったように階調データとして扱い、Ｃ
ＰＵで簡単に処理するために１画素を１ビットで表現し
た白黒二値画像へ変換する処理が必要になる。

【０００３】具体的な二値化処理は、例えば図８のよう
になる。図８の（ａ）は、１画素８ビットの階調画像で
あり、各画素が０〜２５５の数値で表現される。
（ｂ）、（ｃ）は、（ａ）の階調画像を二値化した後の
１画素が１ビットの二値画像である。（ｂ）は、（ａ）
の各画素に対し定数１２８と比較し、この定数より大き
いか等しい画素を１、小さい画素を０として表現したも
のである。（ｃ）は、同様に定数１２８と比較するが、
この定数と等しい画素のみ１、等しくない画素を０とし
て表現したものである。図８では説明を簡単にするため
に画像を５×５の大きさで説明したが、通常は縦と横の
サイズは任意に指定されることはいうまでもない。

【０００４】二値化処理は、図９に示すように、ソース
画像をデスティネーション画像へ変換する過程で行なわ
れる。ソース画像は、メモリの先頭位置であるＳＯＲＧ
とソース領域全体の横幅ＳＷＤ、先頭位置ＳＯＲＧをＸ
Ｙ座標の（０、０）で表現したときのソース画像の左上
の座標ＳＰ、ソース画像のサイズＳＮｘ，ＳＮｙで定義
される。デスティネーション画像は、同様に、メモリの
先頭位置ＤＯＲＧと領域全体の横幅ＤＷＤ、画像の左上
の座標ＤＰ、画像サイズＤＮｘ，ＤＮｙで定義される。

【０００５】このような二値化処理は、従来は、図１０
に示すような画像処理装置で行なっていた。図１０にお
いて、１はスキャナなどの画像入力装置、２は入力され
た階調画像や二値化された画像を格納するためのイメー
ジメモリ、３は二値化処理を行なうＣＰＵ、４はＣＰＵ
３が二値化処理を行なうためのプログラムを格納するた
めのプログラムメモリである。ＣＰＵ３は、プログラム
メモリ４に格納されたプログラムに従ってイメージメモ
リ２に格納された階調画像の二値化処理を実行する。５
はバスでありデータやプログラムの転送を行なうための
経路である。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の画像処理装置では、二値化処理を、図８で説明した
通り、１画素ごとに定数と比較することにより行なって
いるので、処理を高速に行なうことができないという問
題を有していた。

【０００７】本発明は、このような従来の問題を解決す
るもので、二値化の高速処理が可能な画像処理装置を提
供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明は、複数画素を一度に比較演算可能で１画素を
構成するビット数に応じて構成を変更でき、かつ各画素
に対応する最上位ビット（ＭＳＢ）に対して演算結果の
他に演算結果の状態情報を出力することができる演算回
路と、この演算回路の出力の任意のビットを選択して出
力する間引き回路とを備えている。

【０００９】

【作用】本発明は、上記構成によって、演算回路にメモ
リから読み出したデータと定数との間で比較演算、例え
ば減算を行なわせ、各画素の演算結果の状態情報、例え
ば桁上げ情報やゼロ表示情報などの情報を各画素のＭＳ
Ｂへ出力し、この情報の中の各画素の例えばＭＳＢに相
当するビットのみ間引き回路により選択し、この間引き
された０と１のみの数値からなる情報だけを集めること
により、高速に二値化処理を行なうことができる。

【００１０】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は本発明の一実施例における二
値化処理を行なう画像処理装置全体のブロック図であ
る。図１において、１１は画像入力装置、１２は入力さ
れた階調画像および二値化処理された画像を格納するた
めのイメージメモリ、１３はＣＰＵである。１４はＣＰ
Ｕ１３が処理を行なうためのプログラムを格納したプロ
グラムメモリ、１５はＣＰＵ１３の指示に従って二値化
処理を行なう画像処理装置である。ＣＰＵ１３はバス１
６を経由して画像処理装置１５を制御し、画像処理装置
１５は、バス１７を経由してイメージメモリ１２の内容
を読み出し、二値化処理し、結果をバス１７を経由して
イメージメモリ１２へ書き込む処理を行なう。

【００１１】図２は画像処理装置１５の構成を示してい
る。図２において、１６と１７は図１で説明したバスで
ある。１８はバス１６から与えられるＣＰＵ１３の指示
を解釈する制御部、１９は実際に二値化処理を行なう画
像処理部であり、制御部１８により制御される。２０は
入出力制御部である。画像処理部１９は、内部バス２１
を経由して入出力制御部２０から階調画像データを入力
し、処理した結果、すなわち二値画像データを内部バス
２２を経由して入出力制御部２０へ送出し、バス１７を
介してイメージメモリ１２に書き込む。

【００１２】図１のＣＰＵ１３は、図９で説明した処理
画像の定義情報および二値化の種類、ここでは図８の
（ｂ）と（ｃ）のいずれの結果を得るのかの情報、およ
び比較すべき定数を画像処理装置１５へ与え、画像処理
装置１５に対し起動をかけることにより、制御部１８が
与えられた情報を解釈し、画像処理部１９を制御して自
動的に二値化処理を行なう。

【００１３】次に、画像処理部１９における処理を図３
を用いて詳細に説明する。ここでは、処理する画像デー
タ１語のビット数を３２ビットとして説明する。従っ
て、バス幅はすべて３２ビットである。図３において、
３１はソース画像の読み出しアドレスを自動的に生成す
るソース画像用アドレス生成回路である。３２はアドレ
ス生成回路３１で指定されたアドレスに従って入出力制
御装置２０により読み込まれたソース画像データ（階調
画像）を保持するソース画像用データレジスタである。
ソース画像が１語（３２ビット）読み込まれる度にアド
レス生成回路３１の内容は更新される。３３は二値化処
理で比較するための定数を格納するための定数レジスタ
である。３４はデータレジスタ３２と定数レジスタ３３
との間で演算を行なうための演算回路であり、演算の種
類は、図４に示すように、上から１６番目までの１６種
類の論理演算とその下の３種類の算術演算である。図４
において、最下欄のＡＤＤＳＲは、算術加算後に１ビッ
トだけ右シフトする演算であり、最上位ビットへシフト
されるデータの種類を選択可能である。

【００１４】上述の最上位ビットへシフトされるデータ
の種類を具体的に図５で説明する。図５の（ａ）は、演
算回路３４の最上位ビット（ＭＳＢ）の機能を説明する
ための図であり、演算の結果として出力すべき情報を選
択する部分である。ビット位置はＭＳＢを０で表わし、
最下位ビット（ＬＳＢ）方向に行くに従い１ずつ増加し
ていくものとする。１画素が８ビットの場合、ｉは、
０、８、１６、２４の４種類をとる。図中ｆ（ｉ）は演
算結果のデータである。ＣＦ（ｉ）、ＶＦ（ｉ）、ＺＦ
（ｉ）は演算結果の状態を表わすステータス情報であ
り、順に桁上げ情報（キャリー）、オーバフロー情報、
ゼロ表示情報である。制御情報ＣＴＬ（ｉ）の値により
ｆ，ＣＦ，ＶＦ，ＺＦのいずれか１つが選択され、演算
結果Ｆ（ｉ）として出力される。すべての演算でどの情
報を選択するかの制御が可能である。図５の（ｂ）はＭ
ＳＢ以外の各ビットの出力選択部分である。すなわち、
ＡＤＤＳＲ以外の演算では、そのビットの演算結果ｆ
（ｊ）が選択され、ＡＤＤＳＲの演算では、そのビット
より１ビット上位のビットの演算結果が選択され、演算
結果Ｆ（ｊ）として出力されるように、制御情報ＣＴＬ
（ｊ）により制御される。ｊの取り得る値は、０〜３１
の数値の中でｉ以外の値である。

【００１５】演算回路３４は、１画素を構成するビット
数（以下、画素モードと呼ぶ。すなわち、画素モードが
８という場合は１画素を構成するビット数が８ビットで
あることを示す。）に応じて構成が変化するようになっ
ている。図６に画素モードに対応した構成の変化を示
す。図６の（ａ）は画素モードが３２の場合であり、３
２ビットの演算が行なわれる。（ｂ）は画素モードが１
６の場合であり、３２ビットのデータの上位１６ビット
と下位１６ビットの２種類の演算が独立に行なわれる。
すなわち、下位１６ビットからの桁上げ情報は伝播しな
い。（ｃ）は画素モードが８の場合であり、３２ビット
のデータが８ビット単位に４つに分割され、演算はそれ
ぞれが独立に行なわれる。（ｄ）は、画素モードが４の
場合であり、３２ビットのデータが４ビット単位に８つ
に分割され、独立にそれぞれ演算が行なわれる。このよ
うに、演算回路３４は、画素モードに応じて分割されて
おり、この分割された演算回路ごとに演算結果としてス
テータス情報が生成され、演算回路のそれぞれのＭＳＢ
の出力部分は、図５の（ａ）のようになっている。ま
た、各演算回路のＭＳＢ以外の残りのビットの出力選択
部分は、（ｂ）のようになっている。

【００１６】以上のように、演算回路３４は、図４の演
算の中で選択された演算を行ない、その結果を出力する
とともに、ＭＳＢからはステータス情報を選択して出力
することができる。そして二値化処理の時は、ステータ
ス情報を選択する処理がなされる。具体的には、図８の
（ｂ）の結果を得るためには、各演算回路のＭＳＢから
桁上げ情報ＣＦ（ｉ）が選択され、図８の（ｃ）の結果
を得るためには、各演算回路のＭＳＢからゼロ表示情報
ＺＦ（ｉ）が選択されるよう制御される。

【００１７】図３において、３５は間引き回路であり、
演算回路３４から受け取ったデータを間引き処理する部
分である。間引き率は１／（画素モード）であり、例え
ば画素モードが８である場合は、図７に示すように１／
８の間引き処理が実行され、各演算回路の最上位ビット
（ＭＳＢ）が選択される。図７において３９は演算回路
３４の出力であり、８ビット単位のそれぞれのＭＳＢで
あるＦ０，Ｆ８，Ｆ１６，Ｆ２４へは、ステータス情報
が選択され出力されている。このデータが間引き回路３
５で間引き処理され、結果として４０のようにステータ
ス情報のみが選択され出力される。間引き回路３５で
は、間引き結果が３２ビットに達するか、最後のデータ
を処理するまで演算回路３４からのデータを処理し、す
でにある間引き結果４０に連結していき、どちらかの条
件に達したとき、結果が出力される。

【００１８】このような間引き回路３５は、例えば特開
昭６０−０８４０７２号公報のような情報圧縮回路によ
り実現できる。この情報圧縮回路は、情報選択回路をマ
トリクスの各要素に比較的規則的に配置された構造で、
間引き率に応じた制御信号で制御され、入力された情報
の任意のビットを選択して出力できる回路である。この
装置の制御信号を、各画素のＭＳＢに相当するビットの
み１で他のビットに０として動作させることにより、本
装置の間引き回路３５の動作が実現できる。

【００１９】図３において、３６は間引き回路３５から
出力されたデータとデスティネーション画像用データレ
ジスタ３７の出力との間で演算を行なう演算回路であ
り、演算の種類は説明を簡単にするために演算回路３４
と同様とする。３８はデスティネーション画像のイメー
ジメモリにおけるアドレスを生成するデスティネーショ
ン画像用アドレス生成回路である。アドレス生成回路３
８で指示されたイメージメモリの内容は、読み出された
後、データレジスタ３７に格納される。その後、演算回
路３６によりデータレジスタ３７の内容と間引き回路３
５の出力との間で指定された演算が行なわれる。その結
果がアドレス生成回路３８で指定されたアドレスに書き
込まれる。アドレス生成回路３８の内容は、読み出しと
書き込みが終了した時点で更新される。この機能によ
り、イメージメモリにすでに格納されている値と本装置
の処理結果との間で演算を施すことが可能となる。

【００２０】

【発明の効果】以上のように、本発明は、複数画素を一
度に比較演算可能で１画素を構成するビット数に応じて
構成を変更でき、かつ、各画素に対応する最上位ビット
（ＭＳＢ）に対して演算結果の他に演算結果の状態情報
を出力することができる演算回路と、この演算回路の出
力の任意のビットを選択して出力する間引き回路とを備
えることにより、階調画像の二値化処理を高速に行なう
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例における画像処理装置全体の
ブロック図

【図２】同実施例における画像処理装置のブロック図

【図３】同実施例における画像処理装置の画像処理部の
詳細ブロック図

【図４】同実施例における演算回路での演算の種類を示
す一覧図

【図５】同実施例における演算回路の動作を説明するた
めの模式図

【図６】同実施例における演算回路の構成を説明するた
めの模式図

【図７】同実施例における間引き回路の動作を説明する
ための模式図

【図８】階調画像を二値化する過程を説明するための模
式図

【図９】二値化処理を領域に施すことを説明するための
模式図

【図１０】従来例における画像処理装置全体のブロック
図

【符号の説明】

１１ 画像入力装置 １２ イメージメモリ １３ ＣＰＵ １４ プログラムメモリ １５ 画像処理装置 １６、１７ バス １８ 制御部 １９ 画像処理部 ２０ 入出力制御部 ２１、２２ 内部バス ３１ ソース画像用アドレス生成回路 ３２ ソース画像用データレジスタ ３３ 定数レジスタ ３４ 演算回路 ３５ 間引き回路 ３６ 演算回路 ３７ デスティネーション画像用データレジスタ ３８ デスティネーション画像用アドレス生成回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上 杉 明 夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小 野 寺 千 香 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数画素を一度に比較演算可能で１画素
   を構成するビット数に応じて構成を変更でき、かつ各画
   素に対応する最上位ビット（ＭＳＢ）に対して演算結果
   の他に演算結果の状態情報を出力することができる演算
   回路と、この演算回路の出力の任意のビットを選択して
   出力する間引き回路とを備えた画像処理装置。