JPH0629313A - Ｌｏｃｏｓオフセットドレインの製造方法 - Google Patents
Ｌｏｃｏｓオフセットドレインの製造方法Info
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- JPH0629313A JPH0629313A JP3301764A JP30176491A JPH0629313A JP H0629313 A JPH0629313 A JP H0629313A JP 3301764 A JP3301764 A JP 3301764A JP 30176491 A JP30176491 A JP 30176491A JP H0629313 A JPH0629313 A JP H0629313A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】 （修正有）
【目的】半導体装置製造プロセスのバラツキがあっても
耐圧を保証し得るＬＯＣＯＳオフセットドレインの製造
方法を提供する。 【構成】シリコン基板にエッチングにより凹部２０を形
成し、該凹部へ不純物を導入、拡散してオフセット拡散
領域１３を形成し、次に該凹部２０を埋めるようにＬＯ
ＣＯＳ酸化層１５を形成し、次にドレイン領域１２を形
成する。
耐圧を保証し得るＬＯＣＯＳオフセットドレインの製造
方法を提供する。 【構成】シリコン基板にエッチングにより凹部２０を形
成し、該凹部へ不純物を導入、拡散してオフセット拡散
領域１３を形成し、次に該凹部２０を埋めるようにＬＯ
ＣＯＳ酸化層１５を形成し、次にドレイン領域１２を形
成する。
Description
【０００１】
【産業上の利用分野】本発明はＬＯＣＯＳオフセットド
レインの製造方法に係り、特にプロセスバラツキがあっ
ても安定した高耐圧を保証し得るＬＯＣＯＳオフセット
ドレインの製造方法に関するものである。
レインの製造方法に係り、特にプロセスバラツキがあっ
ても安定した高耐圧を保証し得るＬＯＣＯＳオフセット
ドレインの製造方法に関するものである。
【０００２】
【従来の技術】約５０Ｖの電圧に耐える例えば高耐圧Ｍ
ＯＳＦＥＴにおいては、従来プレーナ型ドレイン（例え
ばＰ+領域）の両端部で電界集中を緩和するドレイン型
として図３及び図４でそれぞれ示す、オフセットドレイ
ン及びＬＯＣＯＳオフセットドレインが知られている。
図３に示すプレーナ型のオフセットドレインは、Ｎ型の
シリコン（Ｓｉ）基板１内に形成されたＰ+ドレイン領
域２の両側にＰ-拡散領域３を形成してドレインエッジ
の電界集中を防止するものであるが、Ｐ-の濃度分布や
その領域形成部位のバラツキにより、Ｐ+ドレイン領域
２の下部エッジ２ａを十分にカバーできず安定した電界
集中の防止ができなかった。
ＯＳＦＥＴにおいては、従来プレーナ型ドレイン（例え
ばＰ+領域）の両端部で電界集中を緩和するドレイン型
として図３及び図４でそれぞれ示す、オフセットドレイ
ン及びＬＯＣＯＳオフセットドレインが知られている。
図３に示すプレーナ型のオフセットドレインは、Ｎ型の
シリコン（Ｓｉ）基板１内に形成されたＰ+ドレイン領
域２の両側にＰ-拡散領域３を形成してドレインエッジ
の電界集中を防止するものであるが、Ｐ-の濃度分布や
その領域形成部位のバラツキにより、Ｐ+ドレイン領域
２の下部エッジ２ａを十分にカバーできず安定した電界
集中の防止ができなかった。
【０００３】そこで、図３のオフセットドレイン型の改
良型として図４に示したＬＯＣＯＳオフセットドレイン
が提案された。
良型として図４に示したＬＯＣＯＳオフセットドレイン
が提案された。
【０００４】図４のＬＯＣＯＳオフセットドレインは、
Ｎ型シリコン基板１にＬＯＣＯＳ酸化層５によって挟ま
れてＰ+ドレイン領域２が形成されており、またＰ-拡散
領域３がＬＯＣＯＳ酸化層５の端部直下で、しかもＰ+
ドレイン領域２と接して形成され、Ｐ+ドレイン領域２
の下部エッジ２ａの電界集中部をカバーして耐圧の向上
を図っていた。
Ｎ型シリコン基板１にＬＯＣＯＳ酸化層５によって挟ま
れてＰ+ドレイン領域２が形成されており、またＰ-拡散
領域３がＬＯＣＯＳ酸化層５の端部直下で、しかもＰ+
ドレイン領域２と接して形成され、Ｐ+ドレイン領域２
の下部エッジ２ａの電界集中部をカバーして耐圧の向上
を図っていた。
【０００５】上記図４に示したＬＯＣＯＳオフセットド
レイン（ＬＯＤ）の製造方法を図５に示した工程断面図
を用いて説明する。
レイン（ＬＯＤ）の製造方法を図５に示した工程断面図
を用いて説明する。
【０００６】まず、図５（ａ）に示すようにＮ型Ｓｉ基
板１上にゲート酸化膜６を形成し、ＣＶＤ（化学気相成
長）法によりシリコン窒化膜（Ｓｉ3Ｎ4）７をパターニ
ング形成し、次に図５（ｂ）に示す様に、所定位置にレ
ジストパターン９を配し、Ｐ型不純物イオン、例えばボ
ロン（Ｂ+）を低濃度にイオン注入しイオン注入領域を
形成し、レジストパターン９を剥離除去した後、所定温
度でアニールして該イオン注入領域を拡散させてオフセ
ット拡散領域としてＰ-拡散領域３を形成する。このア
ニールでＳｉ基板上の露出部のゲート酸化膜６は更に厚
くなりＬＯＣＯＳ酸化層５となる（図５（ｃ））。
板１上にゲート酸化膜６を形成し、ＣＶＤ（化学気相成
長）法によりシリコン窒化膜（Ｓｉ3Ｎ4）７をパターニ
ング形成し、次に図５（ｂ）に示す様に、所定位置にレ
ジストパターン９を配し、Ｐ型不純物イオン、例えばボ
ロン（Ｂ+）を低濃度にイオン注入しイオン注入領域を
形成し、レジストパターン９を剥離除去した後、所定温
度でアニールして該イオン注入領域を拡散させてオフセ
ット拡散領域としてＰ-拡散領域３を形成する。このア
ニールでＳｉ基板上の露出部のゲート酸化膜６は更に厚
くなりＬＯＣＯＳ酸化層５となる（図５（ｃ））。
【０００７】次にシリコン窒化膜７を除去した後、通常
通りポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極１０を
形成し、薄いゲート酸化膜６を通じて高濃度Ｂ+イオン
を注入してＰ+ドレイン領域２及びＰ+ソース領域２３を
形成する（図５（ｄ））。
通りポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極１０を
形成し、薄いゲート酸化膜６を通じて高濃度Ｂ+イオン
を注入してＰ+ドレイン領域２及びＰ+ソース領域２３を
形成する（図５（ｄ））。
【０００８】
【発明が解決しようとする課題】このように図５（ａ）
〜図５（ｄ）に示した工程によって得られた、Ｐ+ドレ
イン領域２とＰ-拡散領域３とからなるＬＯＣＯＳオフ
セットドレインは、Ｐ-拡散領域３の濃度分布のバラツ
キやＬＯＣＯＳ酸化層５の膜厚のバラツキ等のプロセス
バラツキにより、Ｐ+ドレイン領域２の下部エッジ２ａ
（図中のＢ内）をＰ-拡散領域３でカバーできず、耐圧
を保証できない場合が生じる。
〜図５（ｄ）に示した工程によって得られた、Ｐ+ドレ
イン領域２とＰ-拡散領域３とからなるＬＯＣＯＳオフ
セットドレインは、Ｐ-拡散領域３の濃度分布のバラツ
キやＬＯＣＯＳ酸化層５の膜厚のバラツキ等のプロセス
バラツキにより、Ｐ+ドレイン領域２の下部エッジ２ａ
（図中のＢ内）をＰ-拡散領域３でカバーできず、耐圧
を保証できない場合が生じる。
【０００９】そこで本発明は半導体装置製造プロセスの
バラツキがあっても、耐圧を保証し得るＬＯＣＯＳオフ
セットドレインの製造方法を提供することを目的とす
る。
バラツキがあっても、耐圧を保証し得るＬＯＣＯＳオフ
セットドレインの製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記課題は本発明によれ
ば、１導電型のシリコン基板上に酸化膜を形成した後、
該酸化膜上の所定位置に少なくとも２つの窒化膜パター
ンを形成する工程と、前記窒化膜パターンをマスクとし
て前記酸化膜をエッチングし、且つ前記シリコン基板の
（１１１）面に沿うエッチングを含むエッチングを行っ
て前記シリコン基板に凹部を形成する工程と、前記シリ
コン基板の凹部上方から該シリコン基板内へ反対導電型
の不純物を導入し、熱処理することによって該反対導電
型のオフセット拡散領域を形成する工程と、前記窒化膜
を除去した後、前記凹部にＬＯＣＯＳ酸化層を形成する
工程と、前記ＬＯＣＯＳ配化層の一方の側面上を含む位
置にゲート電極を形成する工程、及び前記ゲート電極を
マスクとして、前記酸化膜を通して前記反対導電型の不
純物を導入し、熱処理することによって前記ＬＯＣＯＳ
酸化層の側面側に該反対導電型のドレイン拡散領域を形
成する工程を含むことを特徴とするＬＯＣＯＳオフセッ
トドレインの製造方法によって解決される。
ば、１導電型のシリコン基板上に酸化膜を形成した後、
該酸化膜上の所定位置に少なくとも２つの窒化膜パター
ンを形成する工程と、前記窒化膜パターンをマスクとし
て前記酸化膜をエッチングし、且つ前記シリコン基板の
（１１１）面に沿うエッチングを含むエッチングを行っ
て前記シリコン基板に凹部を形成する工程と、前記シリ
コン基板の凹部上方から該シリコン基板内へ反対導電型
の不純物を導入し、熱処理することによって該反対導電
型のオフセット拡散領域を形成する工程と、前記窒化膜
を除去した後、前記凹部にＬＯＣＯＳ酸化層を形成する
工程と、前記ＬＯＣＯＳ配化層の一方の側面上を含む位
置にゲート電極を形成する工程、及び前記ゲート電極を
マスクとして、前記酸化膜を通して前記反対導電型の不
純物を導入し、熱処理することによって前記ＬＯＣＯＳ
酸化層の側面側に該反対導電型のドレイン拡散領域を形
成する工程を含むことを特徴とするＬＯＣＯＳオフセッ
トドレインの製造方法によって解決される。
【００１１】
【作用】本発明によれば、ドレインとゲート電極間のシ
リコン基板１間に（１１１）面に沿う異方性エッチング
を利用するエッチングによって船型の凹部（溝）２０を
作り、その凹部２０にオフセット拡散領域１３を形成
し、その後その凹部をほぼ埋め、且つその底部を下広が
りになるようなＬＯＣＯＳ酸化層１５を形成しているた
め上記のオフセット拡散領域１３がより下方及び横方向
へ拡大する。そのために後に形成するドレイン領域１２
の下部エッジ１２ａをそのオフセット拡散領域１３で覆
うことができる。
リコン基板１間に（１１１）面に沿う異方性エッチング
を利用するエッチングによって船型の凹部（溝）２０を
作り、その凹部２０にオフセット拡散領域１３を形成
し、その後その凹部をほぼ埋め、且つその底部を下広が
りになるようなＬＯＣＯＳ酸化層１５を形成しているた
め上記のオフセット拡散領域１３がより下方及び横方向
へ拡大する。そのために後に形成するドレイン領域１２
の下部エッジ１２ａをそのオフセット拡散領域１３で覆
うことができる。
【００１２】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。
る。
【００１３】図１は本発明に係るＬＯＣＯＳオフセット
ドレインを製造する方法の一実施例を示す工程断面図で
ある。
ドレインを製造する方法の一実施例を示す工程断面図で
ある。
【００１４】まず、図１（ａ）に示す様に、Ｎ型（１０
０）シリコン（Ｓｉ）基板１１上に熱酸化法により５０
ｎｍの厚さのゲート酸化膜６を形成し、ＣＶＤ法により
厚さ１００ｎｍのシリコン窒化膜（Ｓｉ3Ｎ4）７をパタ
ーニング形成した。窒化膜７間の距離を３μｍとした。
０）シリコン（Ｓｉ）基板１１上に熱酸化法により５０
ｎｍの厚さのゲート酸化膜６を形成し、ＣＶＤ法により
厚さ１００ｎｍのシリコン窒化膜（Ｓｉ3Ｎ4）７をパタ
ーニング形成した。窒化膜７間の距離を３μｍとした。
【００１５】次に図１（ｂ）に示す様に、シリコン窒化
膜７をマスクとしてアンモニア等のアルカリ液を用い
て、ゲート酸化膜６及びＮ型（１００）Ｓｉ基板１１を
異方性エッチングし、特にＮ型（１００）Ｓｉ基板１１
の側面に（１１１）面を露出する船型状の凹部（溝深さ
３００ｎｍ）２０を形成する。
膜７をマスクとしてアンモニア等のアルカリ液を用い
て、ゲート酸化膜６及びＮ型（１００）Ｓｉ基板１１を
異方性エッチングし、特にＮ型（１００）Ｓｉ基板１１
の側面に（１１１）面を露出する船型状の凹部（溝深さ
３００ｎｍ）２０を形成する。
【００１６】次に図１（ｃ）に示す様に所定位置にレジ
ストパターン１９を配し、ボロン（Ｂ+）を２５ＫｅＶ
で低濃度にイオン注入し、Ｐ-イオン注入領域を形成
し、レジストパターン１９を剥離除去した後、約１００
０℃で熱処理を行い、Ｐ-イオンを拡散して図１（ｄ）
に示す様にＰ-拡散領域１３を形成した。本熱処理では
Ｐ-拡散領域１３上にはゲート酸化膜６と略平坦化され
たＬＯＣＯＳ酸化層１５が船型状溝２０を埋め込み、更
に船底を下広がりに拡大した状態に形成される。このＬ
ＯＣＯＳ酸化層１５の膜厚は約６００ｎｍであり、また
得られたＰ-拡散領域１３の深さは０．２μｍであっ
た。
ストパターン１９を配し、ボロン（Ｂ+）を２５ＫｅＶ
で低濃度にイオン注入し、Ｐ-イオン注入領域を形成
し、レジストパターン１９を剥離除去した後、約１００
０℃で熱処理を行い、Ｐ-イオンを拡散して図１（ｄ）
に示す様にＰ-拡散領域１３を形成した。本熱処理では
Ｐ-拡散領域１３上にはゲート酸化膜６と略平坦化され
たＬＯＣＯＳ酸化層１５が船型状溝２０を埋め込み、更
に船底を下広がりに拡大した状態に形成される。このＬ
ＯＣＯＳ酸化層１５の膜厚は約６００ｎｍであり、また
得られたＰ-拡散領域１３の深さは０．２μｍであっ
た。
【００１７】最後に図１（ｅ）に示す様に、シリコン窒
化膜７を除去した後、ＣＶＤ法によりＰｏｌｙ−Ｓｉを
約４００ｎｍの厚さに被着し、パターニングして幅６μ
ｍのＰｏｌｙ−Ｓｉゲート電極２１を形成する。その
後、Ｐｏｌｙ−Ｓｉゲート電極２１をマスクとして上方
から高濃度でＢ+を注入し、拡散してドレイン領域１２
及びＰ+ソース領域２３を形成する。Ｐ+ドレイン領域１
２及びＰ+ソース領域２３の深さは共に約４００ｎｍ幅
は共に約１０μｍであった。このようにして得られたＰ
-拡散領域１３とＰ+ドレイン領域１２のカバー状態を説
明するために図１（ｅ）のＡ部を拡大して図２に示す。
化膜７を除去した後、ＣＶＤ法によりＰｏｌｙ−Ｓｉを
約４００ｎｍの厚さに被着し、パターニングして幅６μ
ｍのＰｏｌｙ−Ｓｉゲート電極２１を形成する。その
後、Ｐｏｌｙ−Ｓｉゲート電極２１をマスクとして上方
から高濃度でＢ+を注入し、拡散してドレイン領域１２
及びＰ+ソース領域２３を形成する。Ｐ+ドレイン領域１
２及びＰ+ソース領域２３の深さは共に約４００ｎｍ幅
は共に約１０μｍであった。このようにして得られたＰ
-拡散領域１３とＰ+ドレイン領域１２のカバー状態を説
明するために図１（ｅ）のＡ部を拡大して図２に示す。
【００１８】図２に示す様に、動作時、特に電界集中を
生ずるＰ+ドレイン領域１２の下部エッジ１２ａは本実
施例で形成したＰ-拡散領域１３によってゆとりを持っ
てカバーされている。
生ずるＰ+ドレイン領域１２の下部エッジ１２ａは本実
施例で形成したＰ-拡散領域１３によってゆとりを持っ
てカバーされている。
【００１９】本実施例では（１００）Ｓｉ基板をエッチ
ングして（１１１）面を露出させる船型状の溝（凹部）
を形成する異方性のウェットエッチングエッチャントと
してアンモニアの他にＫＯＨ等のアルカリが用いられ
る。
ングして（１１１）面を露出させる船型状の溝（凹部）
を形成する異方性のウェットエッチングエッチャントと
してアンモニアの他にＫＯＨ等のアルカリが用いられ
る。
【００２０】
【発明の効果】以上説明した様に、本発明によればＰ-
拡散領域（オフセット拡散領域）がＰ+ドレイン領域の
下部エッジを十分に覆うことができるために、半導体装
置製造のバラツキ依存性のない安定した耐圧のＬＯＣＯ
Ｓオフセットドレインを得ることができ、本ドレインを
例えば高耐圧ＭＯＳＦＥＴの製造に好適に利用できる。
なお、本発明ではＬＯＣＯＳ酸化膜の平坦化も図られる
利点がある。
拡散領域（オフセット拡散領域）がＰ+ドレイン領域の
下部エッジを十分に覆うことができるために、半導体装
置製造のバラツキ依存性のない安定した耐圧のＬＯＣＯ
Ｓオフセットドレインを得ることができ、本ドレインを
例えば高耐圧ＭＯＳＦＥＴの製造に好適に利用できる。
なお、本発明ではＬＯＣＯＳ酸化膜の平坦化も図られる
利点がある。
【図１】本発明の一実施例（ＬＯＣＯＳオフセットドレ
イン）を示す工程断面図である。
イン）を示す工程断面図である。
【図２】Ｐ-拡散領域（オフセット拡散領域）とＰ+ドレ
イン領域のカバー状態を示す拡大図である。
イン領域のカバー状態を示す拡大図である。
【図３】従来技術であるオフセットドレインを示す断面
図である。
図である。
【図４】従来技術であるＬＯＣＯＳオフセットドレイン
を示す断面図である。
を示す断面図である。
【図５】従来技術を説明するための工程断面図である。
１ Ｎ型シリコン（Ｓｉ）基板 ２，１２ Ｐ+ドレイン領域 ２ａ，１２ａ Ｐ+ドレイン領域の下部エッジ ３，１３ Ｐ-拡散領域（オフセット拡散領域） ５，１５ ＬＯＣＯＳ酸化層 ６ ゲート酸化膜 ７ シリコン窒化膜（Ｓｉ3Ｎ4） ９，１９ レジストパターン １０，２１ Ｐｏｌｙ−Ｓｉゲート電極 １１ Ｎ型（１００）シリコン（Ｓｉ）基板 ２０ 溝（凹部） ２３ Ｐ+ソース領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年２月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】上記課題は本発明によれ
ば、１導電型のシリコン基板上に酸化膜を形成した後、
該酸化膜上の所定位置に少なくとも２つの窒化膜パター
ンを形成する工程と、前記窒化膜パターンをマスクとし
て前記酸化膜をエッチングし、且つ前記シリコン基板の
（１１１）面に沿うエッチングを含むエッチングを行っ
て前記シリコン基板に凹部を形成する工程と、前記シリ
コン基板の凹部上方から該シリコン基板内へ反対導電型
の不純物を導入し、熱処理することによって該反対導電
型のオフセット拡散領域を形成する工程と、前記窒化膜
をマスクとして、前記凹部にＬＯＣＯＳ酸化層を形成す
る工程と、前記窒化膜を除去した後、前記ＬＯＣＯＳ酸
化層の一方の側面上を含む位置にゲート電極を形成する
工程、及び前記ゲート電極をマスクとして、前記酸化膜
を通して前記反対導電型の不純物を導入し、熱処理する
ことによって前記ＬＯＣＯＳ酸化層の側面側に該反対導
電型のドレイン拡散領域を形成する工程を含むことを特
徴とするＬＯＣＯＳオフセットドレインの製造方法によ
って解決される。 ─────────────────────────────────────────────────────
ば、１導電型のシリコン基板上に酸化膜を形成した後、
該酸化膜上の所定位置に少なくとも２つの窒化膜パター
ンを形成する工程と、前記窒化膜パターンをマスクとし
て前記酸化膜をエッチングし、且つ前記シリコン基板の
（１１１）面に沿うエッチングを含むエッチングを行っ
て前記シリコン基板に凹部を形成する工程と、前記シリ
コン基板の凹部上方から該シリコン基板内へ反対導電型
の不純物を導入し、熱処理することによって該反対導電
型のオフセット拡散領域を形成する工程と、前記窒化膜
をマスクとして、前記凹部にＬＯＣＯＳ酸化層を形成す
る工程と、前記窒化膜を除去した後、前記ＬＯＣＯＳ酸
化層の一方の側面上を含む位置にゲート電極を形成する
工程、及び前記ゲート電極をマスクとして、前記酸化膜
を通して前記反対導電型の不純物を導入し、熱処理する
ことによって前記ＬＯＣＯＳ酸化層の側面側に該反対導
電型のドレイン拡散領域を形成する工程を含むことを特
徴とするＬＯＣＯＳオフセットドレインの製造方法によ
って解決される。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】約５０Ｖの電圧に耐える例えば高耐圧Ｍ
ＯＳＦＥＴにおいては、従来プレーナ型ドレイン（例え
ばＰ+領域）の両端部で電界集中を緩和するドレイン型
として図４及び図５でそれぞれ示す、オフセットドレイ
ン及びＬＯＣＯＳオフセットドレインが知られている。
図３に示すプレーナ型のオフセットドレインは、Ｎ型の
シリコン（Ｓｉ）基板１内に形成されたＰ+ドレイン領
域２の両側にＰ-拡散領域３を形成してドレインエッジ
の電界集中を防止するものであるが、Ｐ-の濃度分布や
その領域形成部位のバラツキにより、Ｐ+ドレイン領域
２の下部エッジ２ａを十分にカバーできず安定した電界
集中の防止ができなかった。
ＯＳＦＥＴにおいては、従来プレーナ型ドレイン（例え
ばＰ+領域）の両端部で電界集中を緩和するドレイン型
として図４及び図５でそれぞれ示す、オフセットドレイ
ン及びＬＯＣＯＳオフセットドレインが知られている。
図３に示すプレーナ型のオフセットドレインは、Ｎ型の
シリコン（Ｓｉ）基板１内に形成されたＰ+ドレイン領
域２の両側にＰ-拡散領域３を形成してドレインエッジ
の電界集中を防止するものであるが、Ｐ-の濃度分布や
その領域形成部位のバラツキにより、Ｐ+ドレイン領域
２の下部エッジ２ａを十分にカバーできず安定した電界
集中の防止ができなかった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】そこで、図４のオフセットドレイン型の改
良型として図５に示したＬＯＣＯＳオフセットドレイン
が提案された。
良型として図５に示したＬＯＣＯＳオフセットドレイン
が提案された。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図５のＬＯＣＯＳオフセットドレインは、
Ｎ型シリコン基板１にＬＯＣＯＳ酸化層５によって挟ま
れてＰ+ドレイン領域２が形成されており、またＰ-拡散
領域３がＬＯＣＯＳ酸化層５の端部直下で、しかもＰ+
ドレイン領域２と接して形成され、Ｐ+ドレイン領域２
の下部エッジ２ａの電界集中部をカバーして耐圧の向上
を図っていた。
Ｎ型シリコン基板１にＬＯＣＯＳ酸化層５によって挟ま
れてＰ+ドレイン領域２が形成されており、またＰ-拡散
領域３がＬＯＣＯＳ酸化層５の端部直下で、しかもＰ+
ドレイン領域２と接して形成され、Ｐ+ドレイン領域２
の下部エッジ２ａの電界集中部をカバーして耐圧の向上
を図っていた。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】上記図５に示したＬＯＣＯＳオフセットド
レイン（ＬＯＤ）の製造方法を図６に示した工程断面図
を用いて説明する。
レイン（ＬＯＤ）の製造方法を図６に示した工程断面図
を用いて説明する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】まず、図６（ａ）に示すようにＮ型Ｓｉ基
板１上にゲート酸化膜６を形成し、ＣＶＤ（化学気相成
長）法によりシリコン窒化膜（Ｓｉ3Ｎ4）７をパターニ
ング形成し、次に図６（ｂ）に示す様に、所定位置にレ
ジストパターン９を配し、Ｐ型不純物イオン、例えばボ
ロン（Ｂ+）を低濃度にイオン注入しイオン注入領域を
形成し、レジストパターン９を剥離除去した後、所定温
度でアニールして該イオン注入領域を拡散させてオフセ
ット拡散領域としてＰ-拡散領域３を形成する。このア
ニールでＳｉ基板上の露出部のゲート酸化膜６は更に厚
くなりＬＯＣＯＳ酸化層５となる（図６（ｃ））。
板１上にゲート酸化膜６を形成し、ＣＶＤ（化学気相成
長）法によりシリコン窒化膜（Ｓｉ3Ｎ4）７をパターニ
ング形成し、次に図６（ｂ）に示す様に、所定位置にレ
ジストパターン９を配し、Ｐ型不純物イオン、例えばボ
ロン（Ｂ+）を低濃度にイオン注入しイオン注入領域を
形成し、レジストパターン９を剥離除去した後、所定温
度でアニールして該イオン注入領域を拡散させてオフセ
ット拡散領域としてＰ-拡散領域３を形成する。このア
ニールでＳｉ基板上の露出部のゲート酸化膜６は更に厚
くなりＬＯＣＯＳ酸化層５となる（図６（ｃ））。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】次にシリコン窒化膜７を除去した後、通常
通りポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極１０を
形成し、薄いゲート酸化膜６を通じて高濃度Ｂ+イオン
を注入してＰ+ドレイン領域２及びＰ+ソース領域２３を
形成する（図６（ｄ））。
通りポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極１０を
形成し、薄いゲート酸化膜６を通じて高濃度Ｂ+イオン
を注入してＰ+ドレイン領域２及びＰ+ソース領域２３を
形成する（図６（ｄ））。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明が解決しようとする課題】このように図６（ａ）
〜図６（ｄ）に示した工程によって得られた、Ｐ+ドレ
イン領域２とＰ-拡散領域３とからなるＬＯＣＯＳオフ
セットドレインは、Ｐ-拡散領域３の濃度分布のバラツ
キやＬＯＣＯＳ酸化層５の膜厚のバラツキ等のプロセス
バラツキにより、Ｐ+ドレイン領域２の下部エッジ２ａ
（図中のＢ内）をＰ-拡散領域３でカバーできず、耐圧
を保証できない場合が生じる。
〜図６（ｄ）に示した工程によって得られた、Ｐ+ドレ
イン領域２とＰ-拡散領域３とからなるＬＯＣＯＳオフ
セットドレインは、Ｐ-拡散領域３の濃度分布のバラツ
キやＬＯＣＯＳ酸化層５の膜厚のバラツキ等のプロセス
バラツキにより、Ｐ+ドレイン領域２の下部エッジ２ａ
（図中のＢ内）をＰ-拡散領域３でカバーできず、耐圧
を保証できない場合が生じる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図１及び図２は本発明に係るＬＯＣＯＳオ
フセットドレインを製造する方法の一実施例を示す工程
断面図である。
フセットドレインを製造する方法の一実施例を示す工程
断面図である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に図２（ａ）に示す様に所定位置にレジ
ストパターン１９を配し、ボロン（Ｂ+）を２５ＫｅＶ
で低濃度にイオン注入し、Ｐ-イオン注入領域を形成
し、レジストパターン１９を剥離除去した後、約１００
０℃で熱処理を行い、Ｐ-イオンを拡散して図２（ｂ）
に示す様にＰ-拡散領域１３を形成した。本熱処理では
Ｐ-拡散領域１３上にはゲート酸化膜６と略平坦化され
たＬＯＣＯＳ酸化層１５が船型状溝２０を埋め込み、更
に船底を下広がりに拡大した状態に形成される。このＬ
ＯＣＯＳ酸化層１５の膜厚は約６００ｎｍであり、また
得られたＰ-拡散領域１３の深さは０．２μｍであっ
た。
ストパターン１９を配し、ボロン（Ｂ+）を２５ＫｅＶ
で低濃度にイオン注入し、Ｐ-イオン注入領域を形成
し、レジストパターン１９を剥離除去した後、約１００
０℃で熱処理を行い、Ｐ-イオンを拡散して図２（ｂ）
に示す様にＰ-拡散領域１３を形成した。本熱処理では
Ｐ-拡散領域１３上にはゲート酸化膜６と略平坦化され
たＬＯＣＯＳ酸化層１５が船型状溝２０を埋め込み、更
に船底を下広がりに拡大した状態に形成される。このＬ
ＯＣＯＳ酸化層１５の膜厚は約６００ｎｍであり、また
得られたＰ-拡散領域１３の深さは０．２μｍであっ
た。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】最後に図２（ｂ）に示す様に、シリコン窒
化膜７を除去した後、ＣＶＤ法によりＰｏｌｙ−Ｓｉを
約４００ｎｍの厚さに被着し、パターニングして幅６μ
ｍのＰｏｌｙ−Ｓｉゲート電極２１を形成する。その
後、Ｐｏｌｙ−Ｓｉゲート電極２１をマスクとして上方
から高濃度でＢ+を注入し、拡散してドレイン領域１２
及びＰ+ソース領域２３を形成する。Ｐ+ドレイン領域１
２及びＰ+ソース領域２３の深さは共に約４００ｎｍ幅
は共に約１０μｍであった。このようにして得られたＰ
-拡散領域１３とＰ+ドレイン領域１２のカバー状態を説
明するために図２（ｂ）のＡ部を拡大して図３に示す。
化膜７を除去した後、ＣＶＤ法によりＰｏｌｙ−Ｓｉを
約４００ｎｍの厚さに被着し、パターニングして幅６μ
ｍのＰｏｌｙ−Ｓｉゲート電極２１を形成する。その
後、Ｐｏｌｙ−Ｓｉゲート電極２１をマスクとして上方
から高濃度でＢ+を注入し、拡散してドレイン領域１２
及びＰ+ソース領域２３を形成する。Ｐ+ドレイン領域１
２及びＰ+ソース領域２３の深さは共に約４００ｎｍ幅
は共に約１０μｍであった。このようにして得られたＰ
-拡散領域１３とＰ+ドレイン領域１２のカバー状態を説
明するために図２（ｂ）のＡ部を拡大して図３に示す。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図３に示す様に、動作時、特に電界集中を
生ずるＰ+ドレイン領域１２の下部エッジ１２ａは本実
施例で形成したＰ-拡散領域１３によってゆとりを持っ
てカバーされている。 ─────────────────────────────────────────────────────
生ずるＰ+ドレイン領域１２の下部エッジ１２ａは本実
施例で形成したＰ-拡散領域１３によってゆとりを持っ
てカバーされている。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例（ＬＯＣＯＳオフセットドレ
イン）を示す前半工程断面図である。
イン）を示す前半工程断面図である。
【図２】本発明の一実施例の後半工程断面図である。
【図３】Ｐ-拡散領域（オフセット拡散領域）とＰ+ドレ
イン領域のカバー状態を示す拡大図である。
イン領域のカバー状態を示す拡大図である。
【図４】従来技術であるオフセットドレインを示す断面
図である。
図である。
【図５】従来技術であるＬＯＣＯＳオフセットドレイン
を示す断面図である。
を示す断面図である。
【図６】従来技術を説明するための工程断面図である。
【符号の説明】 １ Ｎ型シリコン（Ｓｉ）基板 ２，１２ Ｐ+ドレイン領域 ２ａ，１２ａ Ｐ+ドレイン領域の下部エッジ ３，１３ Ｐ-拡散領域（オフセット拡散領域） ５，１５ ＬＯＣＯＳ酸化層 ６ ゲート酸化膜 ７ シリコン窒化膜（Ｓｉ3Ｎ4） ９，１９ レジストパターン １０，２１ Ｐｏｌｙ−Ｓｉゲート電極 １１ Ｎ型（１００）シリコン（Ｓｉ）基板 ２０ 溝（凹部） ２３ Ｐ+ソース領域
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316
Claims (1)
- 【請求項１】 １導電型のシリコン基板上に酸化膜を形
成した後、該酸化膜上の所定位置に少なくとも２つの窒
化膜パターンを形成する工程と、 前記窒化膜パターンをマスクとして前記酸化膜をエッチ
ングし、且つ前記シリコン基板の（１１１）面に沿うエ
ッチングを含むエッチングを行って前記シリコン基板に
凹部を形成する工程と、 前記シリコン基板の凹部上方から該シリコン基板内へ反
対導電型の不純物を導入し、熱処理することによって該
反対導電型のオフセット拡散領域を形成する工程と、 前記窒化膜を除去した後、前記凹部にＬＯＣＯＳ酸化層
を形成する工程と、 前記ＬＯＣＯＳ配化層の一方の側面上を含む位置にゲー
ト電極を形成する工程、及び前記ゲート電極をマスクと
して、前記酸化膜を通して前記反対導電型の不純物を導
入し、熱処理することによって前記ＬＯＣＯＳ酸化層の
側面側に該反対導電型のドレイン拡散領域を形成する工
程、 を含むことを特徴とするＬＯＣＯＳオフセットドレイン
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301764A JPH0629313A (ja) | 1991-11-18 | 1991-11-18 | Ｌｏｃｏｓオフセットドレインの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301764A JPH0629313A (ja) | 1991-11-18 | 1991-11-18 | Ｌｏｃｏｓオフセットドレインの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629313A true JPH0629313A (ja) | 1994-02-04 |
Family
ID=17900892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301764A Pending JPH0629313A (ja) | 1991-11-18 | 1991-11-18 | Ｌｏｃｏｓオフセットドレインの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629313A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US7223648B2 (en) | 2005-06-17 | 2007-05-29 | Seiko Epson Corporation | Method for manufacturing a semiconductor element |
| JP2008258640A (ja) * | 2008-05-07 | 2008-10-23 | Renesas Technology Corp | 半導体集積回路装置 |
| US7629238B2 (en) | 2005-07-26 | 2009-12-08 | Dongbu Electronics Co., Ltd. | Device isolation structure of a semiconductor device and method of forming the same |
| US8404547B2 (en) | 2008-07-29 | 2013-03-26 | Seiko Instruments Inc. | Semiconductor device and manufacturing method thereof |
| JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
-
1991
- 1991-11-18 JP JP3301764A patent/JPH0629313A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US7224037B2 (en) | 2000-11-30 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7541661B2 (en) | 2000-11-30 | 2009-06-02 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7790554B2 (en) | 2000-11-30 | 2010-09-07 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7223648B2 (en) | 2005-06-17 | 2007-05-29 | Seiko Epson Corporation | Method for manufacturing a semiconductor element |
| US7629238B2 (en) | 2005-07-26 | 2009-12-08 | Dongbu Electronics Co., Ltd. | Device isolation structure of a semiconductor device and method of forming the same |
| JP2008258640A (ja) * | 2008-05-07 | 2008-10-23 | Renesas Technology Corp | 半導体集積回路装置 |
| US8404547B2 (en) | 2008-07-29 | 2013-03-26 | Seiko Instruments Inc. | Semiconductor device and manufacturing method thereof |
| JP2015506578A (ja) * | 2011-12-29 | 2015-03-02 | 無錫華潤上華半導体有限公司 | 半導体装置の製造方法 |
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