JPS6050070B2 - Mos形半導体装置の製造方法 - Google Patents
Mos形半導体装置の製造方法Info
- Publication number
- JPS6050070B2 JPS6050070B2 JP52052272A JP5227277A JPS6050070B2 JP S6050070 B2 JPS6050070 B2 JP S6050070B2 JP 52052272 A JP52052272 A JP 52052272A JP 5227277 A JP5227277 A JP 5227277A JP S6050070 B2 JPS6050070 B2 JP S6050070B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- region
- forming
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は実効チャンネル長が極めて短かい、短チャンネ
ルのMOS形半導体装置の製造方法に関するものである
。
ルのMOS形半導体装置の製造方法に関するものである
。
MOS形電界効果トランジスタ(以下MOSFETと略
す)の高速動作化をはかるにはチャンネル長を短かくす
ることによつて相互コンダクタンス胛の増大化を行うこ
とが一つの有効な手段であるが、マスクパターン寸法に
よりチャンネル長を決める従来の方法ては限界があり、
1μm程度のチャンネル長を再現性よく実現することは
かなり困難であり、電子ビーム露光法等の新しいフォト
リソグラフィーの技術を必要とする。
す)の高速動作化をはかるにはチャンネル長を短かくす
ることによつて相互コンダクタンス胛の増大化を行うこ
とが一つの有効な手段であるが、マスクパターン寸法に
よりチャンネル長を決める従来の方法ては限界があり、
1μm程度のチャンネル長を再現性よく実現することは
かなり困難であり、電子ビーム露光法等の新しいフォト
リソグラフィーの技術を必要とする。
そこで本発明はチャンネル長がマスタパターン’寸法に
よらずにしかも再現性よく実現できる短チャンネルのM
OSFETの製造方法を提案しようとするものてある。
よらずにしかも再現性よく実現できる短チャンネルのM
OSFETの製造方法を提案しようとするものてある。
本発明の要旨とするところは、多結晶シリコンヘの不純
物の横方向拡散の寸法を利用してチヤン・ネル長を決定
しようとするもので、さらに具体的には多結晶シリコン
層の不純物が拡散された側面を選択的に除去した後、そ
の除去された寸法だけ不純物を添加してチャンネルの形
成を行うもので、チャンネル長は多結晶シリコンの横方
向からの拡散深さに依存することとなる。以下本発明の
実施例にかかるMOSFETの製造方法を図に従つて詳
細に説明する。
物の横方向拡散の寸法を利用してチヤン・ネル長を決定
しようとするもので、さらに具体的には多結晶シリコン
層の不純物が拡散された側面を選択的に除去した後、そ
の除去された寸法だけ不純物を添加してチャンネルの形
成を行うもので、チャンネル長は多結晶シリコンの横方
向からの拡散深さに依存することとなる。以下本発明の
実施例にかかるMOSFETの製造方法を図に従つて詳
細に説明する。
第1図〜第8図は本発明の実施例の製造工程の概略を示
す工程図であつて、ドレインの周囲にゲート、ソースが
リング状に形成されたMOSFETの作成方法を示す。
先ず第1図に示すようにP形半導体シリコン基板1表面
にイオン注入等の不純物添加手段を用いて、N形の薄い
拡散層2を形成する。
す工程図であつて、ドレインの周囲にゲート、ソースが
リング状に形成されたMOSFETの作成方法を示す。
先ず第1図に示すようにP形半導体シリコン基板1表面
にイオン注入等の不純物添加手段を用いて、N形の薄い
拡散層2を形成する。
次に熱酸化法により厚さ5000〜10000A程度の
フールド酸化膜3を形成し、トランジスタを形成すべき
領域を開孔する。この状態が第2図である。次いで、前
記フィールド酸化膜3が開孔された領域に約1000A
程の薄い酸化膜4を熱酸化法により形成し、全面に第1
の多結晶シリコン層5を化学蒸着法により被着して、さ
らにその上にシリコン窒化膜あるいは酸化膜等の保護膜
6を被着する。
フールド酸化膜3を形成し、トランジスタを形成すべき
領域を開孔する。この状態が第2図である。次いで、前
記フィールド酸化膜3が開孔された領域に約1000A
程の薄い酸化膜4を熱酸化法により形成し、全面に第1
の多結晶シリコン層5を化学蒸着法により被着して、さ
らにその上にシリコン窒化膜あるいは酸化膜等の保護膜
6を被着する。
その後、第3図に示すようにソース領域を形成すべき部
分の保護膜を開孔し開孔部7を形成する。なおこの時、
フィールド酸化膜3も開孔してさしつかえないが、この
場合は保護膜6はシリコン窒化膜を用いる方が都合がよ
い。なんとなれは、酸化膜を用いると将来除去する際に
フィールド酸化膜3も同時にエッチングされ薄くなるか
らである。シリコン窒化膜ならば酸化膜とエッチング手
段を異にすることができるために都合がよいことになる
。保護膜6を開孔した後、この保護膜6を阻止膜として
前記第1の多結晶シリコン層5をエッチングにより選択
的に除去し、第3図に示.す状態を得る。次にイオンン
注入によりN形純物たとえばリンを注入し、ソース形成
用領域8を形成する不純物を添加した後、たとえばリン
を含んだ雰囲気中で熱拡散を行い、第1の多結晶シリコ
ン層5の側面.からリンを拡散させ領域9を巾約2〜3
μで形成するのと同時にソース形成用領域8のドライブ
インを行う(第4図)。
分の保護膜を開孔し開孔部7を形成する。なおこの時、
フィールド酸化膜3も開孔してさしつかえないが、この
場合は保護膜6はシリコン窒化膜を用いる方が都合がよ
い。なんとなれは、酸化膜を用いると将来除去する際に
フィールド酸化膜3も同時にエッチングされ薄くなるか
らである。シリコン窒化膜ならば酸化膜とエッチング手
段を異にすることができるために都合がよいことになる
。保護膜6を開孔した後、この保護膜6を阻止膜として
前記第1の多結晶シリコン層5をエッチングにより選択
的に除去し、第3図に示.す状態を得る。次にイオンン
注入によりN形純物たとえばリンを注入し、ソース形成
用領域8を形成する不純物を添加した後、たとえばリン
を含んだ雰囲気中で熱拡散を行い、第1の多結晶シリコ
ン層5の側面.からリンを拡散させ領域9を巾約2〜3
μで形成するのと同時にソース形成用領域8のドライブ
インを行う(第4図)。
なおイオン注入の時に不純物が第1の多結晶シリコン層
5内に注入されないよう保護膜6を注入イオンの平均飛
程Rpに比べ・て充分厚くしておく必要がある。たとえ
ばリンを加速電圧100Ke■(エレクトロンポルト)
で注入するとRpは約1200A程である。したがつて
保護膜6は少くとも3000A程の厚さにしておく必要
がある。次に第5図の如く保護膜6を除去し、第1の多
結晶シリコン層のうちリンを含んだ領域9をアミンカテ
コール水溶液(エチレンジアミン17m11ピロカテコ
ール3y1水8m1)等により選択的にエッチングし、
ボロンイオンをイオン注入法により打ち込み、熱処理を
行つて基板内にチャンネル用P形領域10を形成する。
5内に注入されないよう保護膜6を注入イオンの平均飛
程Rpに比べ・て充分厚くしておく必要がある。たとえ
ばリンを加速電圧100Ke■(エレクトロンポルト)
で注入するとRpは約1200A程である。したがつて
保護膜6は少くとも3000A程の厚さにしておく必要
がある。次に第5図の如く保護膜6を除去し、第1の多
結晶シリコン層のうちリンを含んだ領域9をアミンカテ
コール水溶液(エチレンジアミン17m11ピロカテコ
ール3y1水8m1)等により選択的にエッチングし、
ボロンイオンをイオン注入法により打ち込み、熱処理を
行つて基板内にチャンネル用P形領域10を形成する。
なおこの時、イオン注入量は領域10がN形のドリフト
領域2よりも高ノ濃度に、ソース領域8よりも低濃度に
なるように決定する。次に第1の多結晶シリコン層5を
除去し、薄い酸化膜4をエッチングし除去した後、再び
基板表面を酸化してゲート酸化膜7を形成し、全面に第
2の多結晶シリコン層12を被着して、前記保護膜6を
開孔したパターンと同一パターンで開孔部7″に形成す
る。
領域2よりも高ノ濃度に、ソース領域8よりも低濃度に
なるように決定する。次に第1の多結晶シリコン層5を
除去し、薄い酸化膜4をエッチングし除去した後、再び
基板表面を酸化してゲート酸化膜7を形成し、全面に第
2の多結晶シリコン層12を被着して、前記保護膜6を
開孔したパターンと同一パターンで開孔部7″に形成す
る。
その状態を第6図に示す。すなわち、開孔部7″の形成
に際し、シリコン窒化膜6のパターン形成と同一のマス
クを用いることが″てき、精度良く開孔部7″を形成す
ることがてきる。次に第7図に示すように第2の多結晶
シリコン層12の開孔を再び行い、ドレイン拡散窓とな
る開孔部13を形成し、残された第2の多結晶シリコン
層12を阻止膜としてゲート酸化膜11のエッチングを
行い、N形不純物たとえばリンの拡散を行つてドレイン
領域14を形成する。この時ソース形成用領域8は規定
通りのソース領域となる。なお領域8には既に不純物が
添加されており再び不純物が拡散され高濃度になるが、
なんらさしつかえない。またソース、ドレイン拡散時の
熱処理によりP形チャンネル領域10およびドリフト領
域2もいくらか拡散深さが深くなる。その結果ドレイン
領域14とソース領域8との間にドリフト領域2および
チャンネル領域10が存在し、しかもチャンネル領域の
長さは前記第1の多結晶シリコン層の横方向拡散領域9
の巾て決定され、さらにソース領域8の横方向への拡散
拡がりの結果チャンネル領域10は1〜2μm程度とな
る。このように容易に1〜2μmの短チャンネルMOS
FETが構成される。最後に第8図に示す如く化学蒸着
法により酸化膜を被着し、電極取り出し用のコンタクト
窓を開孔し、金属配線15,16,17を行つて完成す
る。
に際し、シリコン窒化膜6のパターン形成と同一のマス
クを用いることが″てき、精度良く開孔部7″を形成す
ることがてきる。次に第7図に示すように第2の多結晶
シリコン層12の開孔を再び行い、ドレイン拡散窓とな
る開孔部13を形成し、残された第2の多結晶シリコン
層12を阻止膜としてゲート酸化膜11のエッチングを
行い、N形不純物たとえばリンの拡散を行つてドレイン
領域14を形成する。この時ソース形成用領域8は規定
通りのソース領域となる。なお領域8には既に不純物が
添加されており再び不純物が拡散され高濃度になるが、
なんらさしつかえない。またソース、ドレイン拡散時の
熱処理によりP形チャンネル領域10およびドリフト領
域2もいくらか拡散深さが深くなる。その結果ドレイン
領域14とソース領域8との間にドリフト領域2および
チャンネル領域10が存在し、しかもチャンネル領域の
長さは前記第1の多結晶シリコン層の横方向拡散領域9
の巾て決定され、さらにソース領域8の横方向への拡散
拡がりの結果チャンネル領域10は1〜2μm程度とな
る。このように容易に1〜2μmの短チャンネルMOS
FETが構成される。最後に第8図に示す如く化学蒸着
法により酸化膜を被着し、電極取り出し用のコンタクト
窓を開孔し、金属配線15,16,17を行つて完成す
る。
なお本実施例てはドレイン領域14への不純物拡散を熱
拡散て行つたがイオン注入法を用いても同様の結果が得
られる。
拡散て行つたがイオン注入法を用いても同様の結果が得
られる。
またソース領域8および第1の多結晶シリコン層5内横
方向からの不純物拡散領域9を形成する他の実施例を述
べる。
方向からの不純物拡散領域9を形成する他の実施例を述
べる。
第3図の状態から保護膜および第1の多結晶シリコン層
5を阻止膜として前記第1の薄い酸化膜4をエッチング
し、ソース領域の半導体表面を露出する。その後リンを
熱拡散により半導体基板内1と第1の多結晶シリコン層
5の側面に拡散し、酸化性雰囲気中て熱処理を行い、表
面を約1000A程酸化する。この時第1の多結晶シリ
コン層5の側面も酸化膜が形成されるが、その巾は10
00A程度であり、チャンネル領域10の形成にはチャ
ンネル領域自体のドライブインによる横方向拡散がある
ために問題とならない。この方法によれば、ソース形成
用領域8と不純物拡散領域9を同時に形成することがで
きる。なお、本実施例の説明ではNチャンネルFETの
形成についてのみ述べたが、P形をN形にN形をP形の
不純物にすることにより、PチャンネルFETの形成も
同様に可能である。また、第7図の左側と右側のソース
領域を別のMOSFETのそれぞれのソースとし、ドレ
イン14を共通とした2個のトランジスタとすることも
できる。この場合は、ソース領域はリング状ではない。
すなわちたとえば、論理回路の一部である2個のMOS
FETの接続された部分の作成方法も添付図面の工程で
あられすことができる。さらに、本発明において多結晶
シリコン側面への不純物拡散を一方の側面のみとするこ
とも当然可能であり、この場合は一方の側面を保護膜で
覆つておけは良い。以上のように、本発明の製造方法に
よれば、マスクパターン寸法に依存しないチャンネル長
を有する短チャンネルのMOSFETを実現することが
てき、MOSFETの高Gm化、高速化に大きく寄与す
ることができる。
5を阻止膜として前記第1の薄い酸化膜4をエッチング
し、ソース領域の半導体表面を露出する。その後リンを
熱拡散により半導体基板内1と第1の多結晶シリコン層
5の側面に拡散し、酸化性雰囲気中て熱処理を行い、表
面を約1000A程酸化する。この時第1の多結晶シリ
コン層5の側面も酸化膜が形成されるが、その巾は10
00A程度であり、チャンネル領域10の形成にはチャ
ンネル領域自体のドライブインによる横方向拡散がある
ために問題とならない。この方法によれば、ソース形成
用領域8と不純物拡散領域9を同時に形成することがで
きる。なお、本実施例の説明ではNチャンネルFETの
形成についてのみ述べたが、P形をN形にN形をP形の
不純物にすることにより、PチャンネルFETの形成も
同様に可能である。また、第7図の左側と右側のソース
領域を別のMOSFETのそれぞれのソースとし、ドレ
イン14を共通とした2個のトランジスタとすることも
できる。この場合は、ソース領域はリング状ではない。
すなわちたとえば、論理回路の一部である2個のMOS
FETの接続された部分の作成方法も添付図面の工程で
あられすことができる。さらに、本発明において多結晶
シリコン側面への不純物拡散を一方の側面のみとするこ
とも当然可能であり、この場合は一方の側面を保護膜で
覆つておけは良い。以上のように、本発明の製造方法に
よれば、マスクパターン寸法に依存しないチャンネル長
を有する短チャンネルのMOSFETを実現することが
てき、MOSFETの高Gm化、高速化に大きく寄与す
ることができる。
第1図〜第8図は本発明の一実施例にかかるMOSFE
Tの製造方法の工程を示す断面図である。 1・・・・・P形シリコン基板、2・・・・・・薄い拡
散層、4・・・・・・薄い酸化膜、5,12・・・・・
・多結晶シリコン層、6・・・・・・保護膜、7,13
・・・・・・開孔部、8・・・ソース形成用領域、9・
・・・・・不純物拡散領域、10・・チャンネル用領域
、11・・・・・・ゲート酸化膜、14・・・・・・ド
レイン領域。
Tの製造方法の工程を示す断面図である。 1・・・・・P形シリコン基板、2・・・・・・薄い拡
散層、4・・・・・・薄い酸化膜、5,12・・・・・
・多結晶シリコン層、6・・・・・・保護膜、7,13
・・・・・・開孔部、8・・・ソース形成用領域、9・
・・・・・不純物拡散領域、10・・チャンネル用領域
、11・・・・・・ゲート酸化膜、14・・・・・・ド
レイン領域。
Claims (1)
- 【特許請求の範囲】 1 第1導電形の半導体基板の一主面に第2導電形の浅
い拡散層を形成し、この拡散層上に絶縁膜を形成する工
程と、この絶縁膜上に第1に多結晶シリコン層および保
護膜を選択的に積層形成する工程と、前記第1の多結晶
シリコン層および保護膜をマスクとして前記半導体基板
表面にソース領域形成用の第2導電形の不純物領域を形
成する工程と、前記第1の多結晶シリコン層の露出した
側面から不純物を拡散し、この不純物の拡散された第1
の多結晶シリコンを選択的に除去する工程と、前記保護
膜を除去し、残された第1の多結晶シリコン層をマスク
として前記半導体基板表面に第1導電形の不純物を導入
してソース領域と隣接したチャンネル領域を形成する工
程と、前記第1の多結晶シリコン層および第1の絶縁膜
を除去し、前記半導体表面にゲート酸化膜および第2の
多結晶シリコン層を形成する工程と、前記多結晶シリコ
ン層およびゲート酸化膜を選択的に除去し、第2導電形
の不純物を拡散してドレイン領域を形成する工程とを備
えたことを特徴とするMOS形半導体装置の製造方法。 2 ソース領域を形成するに当り、第2導電形の不純物
をイオン注入により添加し、前記第1の多結晶シリコン
層への側面への不純物拡散を熱拡散により行うことを特
徴とする特許請求の範囲第1項に記載のMOS形半導体
装置の製造方法。3 保護膜と第1の多結晶シリコン層
の2層膜の残された領域を阻止膜として絶縁膜をエッチ
ングし、熱拡散によりソース領域を形成すると同時に第
1の多結晶シリコン層への露出された側面からの不純物
拡散を行うことを特徴とする特許請求の範囲第1項に記
載のMOS形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52052272A JPS6050070B2 (ja) | 1977-05-07 | 1977-05-07 | Mos形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52052272A JPS6050070B2 (ja) | 1977-05-07 | 1977-05-07 | Mos形半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53137679A JPS53137679A (en) | 1978-12-01 |
| JPS6050070B2 true JPS6050070B2 (ja) | 1985-11-06 |
Family
ID=12910133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52052272A Expired JPS6050070B2 (ja) | 1977-05-07 | 1977-05-07 | Mos形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050070B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331856A (ja) * | 1985-07-31 | 1988-02-10 | アルフレツド・テヴエス・ゲ−エムベ−ハ− | スリツプ制御を有する自動車用油圧ブレ−キシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127537A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | Mosfetの製造方法 |
-
1977
- 1977-05-07 JP JP52052272A patent/JPS6050070B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331856A (ja) * | 1985-07-31 | 1988-02-10 | アルフレツド・テヴエス・ゲ−エムベ−ハ− | スリツプ制御を有する自動車用油圧ブレ−キシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53137679A (en) | 1978-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6316673A (ja) | 半導体装置の製造方法 | |
| JP3206419B2 (ja) | 半導体装置の製造方法 | |
| JPS6050070B2 (ja) | Mos形半導体装置の製造方法 | |
| JP2697062B2 (ja) | 半導体装置の製造方法 | |
| JPH0831601B2 (ja) | 半導体装置の製造方法 | |
| JPS6110994B2 (ja) | ||
| JP2544806B2 (ja) | 半導体装置の製造方法 | |
| JPH0481327B2 (ja) | ||
| JPS6126234B2 (ja) | ||
| JPS6237543B2 (ja) | ||
| JPH0212012B2 (ja) | ||
| JP3003542B2 (ja) | 半導体装置の製造方法 | |
| JP2830267B2 (ja) | 半導体装置の製造方法 | |
| JP2001267558A (ja) | 半導体装置の製造方法 | |
| JPS6211514B2 (ja) | ||
| JPH06252173A (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPS6016469A (ja) | Mis半導体装置の製法 | |
| KR100252857B1 (ko) | 반도체 소자의 제조방법 | |
| JP3132880B2 (ja) | 半導体装置の製造方法 | |
| KR100231479B1 (ko) | 필드 트랜지스터의 제조방법 | |
| JPH07169961A (ja) | 半導体装置およびその製造方法 | |
| JPS61166154A (ja) | Mis型半導体装置の製造方法 | |
| JPH0428246A (ja) | 半導体装置およびその製造方法 | |
| JPH06252411A (ja) | 半導体記憶装置の製造方法 | |
| JPS6126223B2 (ja) |