JPH0629393A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0629393A JPH0629393A JP10865593A JP10865593A JPH0629393A JP H0629393 A JPH0629393 A JP H0629393A JP 10865593 A JP10865593 A JP 10865593A JP 10865593 A JP10865593 A JP 10865593A JP H0629393 A JPH0629393 A JP H0629393A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock
- clock signal
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000007257 malfunction Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】クロック信号配線φ１とクロック信号配線φ２
間のクロストークを抑制し、半導体集積回路の誤動作を
防止すること。 【構成】クロック信号配線φ１とクロック信号配線φ２
の間に、平行隣接して接地配線５を配設する。
間のクロストークを抑制し、半導体集積回路の誤動作を
防止すること。 【構成】クロック信号配線φ１とクロック信号配線φ２
の間に、平行隣接して接地配線５を配設する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に信号配線の配置に関する。
特に信号配線の配置に関する。
【０００２】
【従来の技術】従来例を図４を参照して説明する。
【０００３】図４はスタンダードセル方式の半導体集積
回路におけるクロック信号の分配を説明するための図で
ある。半導体チップのセル列領域１００に、第１のクロ
ックφ１を受けるラッチ回路セル１ａ，１ｂ…，第２の
クロックφ２を受けるラッチ回路セル２ａ，２ｂ，…，
その他の機能セル３１，３２，…が設けられている。セ
ル列１００間の配線チャネル領域２００に、第１，第２
のクロック信号配線４１，４２（例えば第１層アルミニ
ウム膜でできている）が互いに隣接して平行に配置さ
れ、ラッチ回路セルには例えば第２層アルミニウム膜か
らなる第１，第２のクロック信号配線の枝４１ａ，４１
ｂ，…，４２ａ，４２ｂ…が接続されている。
回路におけるクロック信号の分配を説明するための図で
ある。半導体チップのセル列領域１００に、第１のクロ
ックφ１を受けるラッチ回路セル１ａ，１ｂ…，第２の
クロックφ２を受けるラッチ回路セル２ａ，２ｂ，…，
その他の機能セル３１，３２，…が設けられている。セ
ル列１００間の配線チャネル領域２００に、第１，第２
のクロック信号配線４１，４２（例えば第１層アルミニ
ウム膜でできている）が互いに隣接して平行に配置さ
れ、ラッチ回路セルには例えば第２層アルミニウム膜か
らなる第１，第２のクロック信号配線の枝４１ａ，４１
ｂ，…，４２ａ，４２ｂ…が接続されている。
【０００４】
【発明が解決しようとする課題】この従来例では、前述
したように第１のクロックφ１と第２のクロックφ２は
スキューを小さくするために、各々隣接し平行して配置
された信号配線により供給されるので隣接して配置され
る距離が長いと、クロストークにより誤動作する問題が
あった。
したように第１のクロックφ１と第２のクロックφ２は
スキューを小さくするために、各々隣接し平行して配置
された信号配線により供給されるので隣接して配置され
る距離が長いと、クロストークにより誤動作する問題が
あった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、所定層次の導電膜からなる接地配線または電源配線
のいずれか一方と隣接して平行に設けられた同一層次の
信号配線を有するというものである。
は、所定層次の導電膜からなる接地配線または電源配線
のいずれか一方と隣接して平行に設けられた同一層次の
信号配線を有するというものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例のスタンダー
ドセル方式の半導体集積回路を概略的に示す図である。
ドセル方式の半導体集積回路を概略的に示す図である。
【０００８】半導体チップの層間絶縁膜上、配線チャネ
ル領域２００に幅１μｍの第１層アルミニウム膜が３
本、間隔１μｍで平行に配置されて第１のクロック信号
配線４１（第１のクロックφ１が供給される）接地配線
５，第２のクロック信号配線４２（第２のクロックφ２
が供給される）を構成している。第１（または第２）の
クロック信号配線４１（または４２）とラッチ回路１
ａ，１ｂ，１ｃ，…（または２ａ，２ｂ，…）とは第２
層アルミニウム膜からなるクロック信号配線４１（また
は４２）の枝４１ａ，４１ｂ，４１ｃ，…（または４２
ａ，４２ｂ，…）で結ばれている。第１のクロック信号
配線４１と第２のクロック信号配線４２との間に接地配
線５が設けらているので、第１のクロックφ１と第２の
クロックφ２のとクロクトークが抑制される。なお、接
地配線５は、各種回路に接地電位を供給する本来の接地
配線とは異なり、単にφ１とφ２のクロストークを抑制
するために設けられた配線である。
ル領域２００に幅１μｍの第１層アルミニウム膜が３
本、間隔１μｍで平行に配置されて第１のクロック信号
配線４１（第１のクロックφ１が供給される）接地配線
５，第２のクロック信号配線４２（第２のクロックφ２
が供給される）を構成している。第１（または第２）の
クロック信号配線４１（または４２）とラッチ回路１
ａ，１ｂ，１ｃ，…（または２ａ，２ｂ，…）とは第２
層アルミニウム膜からなるクロック信号配線４１（また
は４２）の枝４１ａ，４１ｂ，４１ｃ，…（または４２
ａ，４２ｂ，…）で結ばれている。第１のクロック信号
配線４１と第２のクロック信号配線４２との間に接地配
線５が設けらているので、第１のクロックφ１と第２の
クロックφ２のとクロクトークが抑制される。なお、接
地配線５は、各種回路に接地電位を供給する本来の接地
配線とは異なり、単にφ１とφ２のクロストークを抑制
するために設けられた配線である。
【０００９】図２は本発明の第２の実施例を示す図であ
る。
る。
【００１０】第１層信号配線を２つの接地配線５１，５
２で挾んで配置する。接地配線５１，５２の幅は各１０
μｍとする。本来、接地配線としては幅２０μｍが必要
な場合、これを２分割して平行配置し、雑音に弱いクロ
ック信号線の一部をその間に例えば幅１μｍの第１層信
号配線６１として設ける。第２層信号配線６２は例えば
クロック信号を個別の回路に供給するための分枝であ
り、層間絶縁膜に設けられたスルーホール７で下層の第
１層信号配線６１と接続される。信号配線の両側に接地
配線を配置してあるのでシールドがよく行なわれる。
２で挾んで配置する。接地配線５１，５２の幅は各１０
μｍとする。本来、接地配線としては幅２０μｍが必要
な場合、これを２分割して平行配置し、雑音に弱いクロ
ック信号線の一部をその間に例えば幅１μｍの第１層信
号配線６１として設ける。第２層信号配線６２は例えば
クロック信号を個別の回路に供給するための分枝であ
り、層間絶縁膜に設けられたスルーホール７で下層の第
１層信号配線６１と接続される。信号配線の両側に接地
配線を配置してあるのでシールドがよく行なわれる。
【００１１】接地配線５１，５２のいずれか一方または
双方を電源配線に置換えても同様の効果がある。
双方を電源配線に置換えても同様の効果がある。
【００１２】図３に第３の実施例を示す。
【００１３】集積回路を構成する各種の回路に接地電位
を供給する幅２０μｍの接地配線５Ａ（電源配線でもよ
い）の両側に、これと同層の幅１μｍの第１のクロック
信号配線４１Ａ，第２のクロック信号線４２Ａを配置し
たものである。第１の実施例のように、単にシールドす
るための接地配線を設けなくてもよいので、集積度上、
好都合である。
を供給する幅２０μｍの接地配線５Ａ（電源配線でもよ
い）の両側に、これと同層の幅１μｍの第１のクロック
信号配線４１Ａ，第２のクロック信号線４２Ａを配置し
たものである。第１の実施例のように、単にシールドす
るための接地配線を設けなくてもよいので、集積度上、
好都合である。
【００１４】
【発明の効果】以上説明したように本発明は、任意の信
号配線、特にクロック信号配線を接地配線または電源配
線と隣接して平行に配置することにより信号配線相互間
のクロストークを抑制し、半導体集積回路の誤動作を防
ぐ効果を有する。
号配線、特にクロック信号配線を接地配線または電源配
線と隣接して平行に配置することにより信号配線相互間
のクロストークを抑制し、半導体集積回路の誤動作を防
ぐ効果を有する。
【図１】本発明の第１の実施例を示す半導体チップ上の
配置図である。
配置図である。
【図２】第２の実施例を示す半導体チップの平面図であ
る。
る。
【図３】第３の実施例を示す半導体チップの平面図であ
る。
る。
【図４】従来の例を示す半導体チップ上の配置図であ
る。
る。
１ａ，１ｂ，１ｃ ラッチ回路セル ２ａ，２ｂ ラッチ回路セル ３１〜３８ 機能セル ４１，４１Ａ 第１のクロック信号配線 ４１ａ〜４１ｃ ４１の分枝配線 ４２，４２Ａ 第２のクロック信号配線 ４２ａ，４２ｂ ４２の分枝配線 ５，５Ａ，５１，５２ 接地配線 １００ セル列領域 ２００ 配線チャネル領域
Claims (2)
- 【請求項１】 所定層次の導電膜からなる接地配線また
は電源配線のいずれか一方と隣接して平行に設けられた
同一層次の信号配線を有することを特徴とする半導体集
積回路。 - 【請求項２】 信号配線はクロック信号配線である請求
項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10865593A JPH0629393A (ja) | 1992-05-12 | 1993-05-11 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-118633 | 1992-05-12 | ||
| JP11863392 | 1992-05-12 | ||
| JP10865593A JPH0629393A (ja) | 1992-05-12 | 1993-05-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629393A true JPH0629393A (ja) | 1994-02-04 |
Family
ID=26448488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10865593A Pending JPH0629393A (ja) | 1992-05-12 | 1993-05-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339250B2 (en) | 2000-12-20 | 2008-03-04 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US9359048B2 (en) | 2013-01-18 | 2016-06-07 | Technische Universiteit Delft | Fast ship |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136948A (ja) * | 1983-01-18 | 1984-08-06 | エイ・ティ・アンド・ティ・コーポレーション | 集積回路チツプ |
| JPH0251252A (ja) * | 1988-08-15 | 1990-02-21 | Toshiba Corp | 集積回路の配線構造 |
-
1993
- 1993-05-11 JP JP10865593A patent/JPH0629393A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136948A (ja) * | 1983-01-18 | 1984-08-06 | エイ・ティ・アンド・ティ・コーポレーション | 集積回路チツプ |
| JPH0251252A (ja) * | 1988-08-15 | 1990-02-21 | Toshiba Corp | 集積回路の配線構造 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339250B2 (en) | 2000-12-20 | 2008-03-04 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US7361975B2 (en) | 2000-12-20 | 2008-04-22 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US7913212B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Limited | Method for determining a length of shielding of a semiconductor integrated circuit wiring |
| US9359048B2 (en) | 2013-01-18 | 2016-06-07 | Technische Universiteit Delft | Fast ship |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5309015A (en) | Clock wiring and semiconductor integrated circuit device having the same | |
| JP3179800B2 (ja) | 半導体集積回路装置 | |
| KR930009024B1 (ko) | 반도체 집적회로장치 | |
| KR970063679A (ko) | 집적회로내에 금속 상호 접속선을 배선하는 방법 및 이에 의해 제조된 집적회로 | |
| JPH073840B2 (ja) | 半導体集積回路 | |
| JPH0629393A (ja) | 半導体集積回路 | |
| JPH0974172A (ja) | 半導体装置 | |
| US5434436A (en) | Master-slice type semiconductor integrated circuit device having multi-power supply voltage | |
| JP2876963B2 (ja) | 半導体装置 | |
| JP3353397B2 (ja) | 半導体集積回路 | |
| JP3186715B2 (ja) | 半導体集積回路装置 | |
| US6734547B2 (en) | Semiconductor wiring structure having divided power lines and ground lines on the same layer | |
| US20240274591A1 (en) | Semiconductor device with communication ring | |
| JP2551499B2 (ja) | 半導体集積回路装置 | |
| JPH0680670B2 (ja) | 半導体集積回路装置 | |
| JP2000164696A (ja) | 多層配線構造 | |
| JPH08124928A (ja) | 半導体集積回路 | |
| JP2000232103A (ja) | 半導体装置 | |
| JP2551077B2 (ja) | 半導体集積回路装置 | |
| JPH0645566A (ja) | 半導体集積回路装置 | |
| JPS6146050A (ja) | 半導体集積回路装置 | |
| JP3950531B2 (ja) | 半導体デバイス | |
| JPH05109913A (ja) | 半導体集積回路の配線構造 | |
| JPH06196665A (ja) | 半導体集積回路 | |
| JPH0774252A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |