JPH0982808A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0982808A
JPH0982808A JP7231824A JP23182495A JPH0982808A JP H0982808 A JPH0982808 A JP H0982808A JP 7231824 A JP7231824 A JP 7231824A JP 23182495 A JP23182495 A JP 23182495A JP H0982808 A JPH0982808 A JP H0982808A
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film
field shield
etching
semiconductor device
manufacturing
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JP7231824A
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Yugo Tomioka
雄吾 冨岡
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UMC Japan Co Ltd
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Nippon Steel Semiconductor Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【課題】 ＭＯＳ型半導体素子のゲート電極の加工を容
易にし、良好な歩留を維持し得る半導体装置の製造方法
を提供する。 【解決手段】 半導体基板２９上にフィールドシールド
ゲート酸化膜３５を形成する工程と、その上に下層側よ
り上層側の方がエッチングレートが大きい性質を持った
多結晶シリコン膜３１、３２を形成する工程と、その上
にシリコン酸化膜３３を形成、パターニングする工程
と、そのシリコン酸化膜３３をマスクとしてサイドエッ
チングを含む条件で多結晶シリコン膜３１、３２をエッ
チングしてフィールドシールドゲート電極３４の側壁に
順テーパの傾斜を付与する工程を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にフィールドシールド素子分離構造を備
えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】シリコンを半導体基板として使用した半
導体装置においては、従来から、素子分離法として基板
上に選択的に厚い熱酸化膜を形成する、いわゆるＬＯＣ
ＯＳ法がよく用いられてきた。ところが、ＬＯＣＯＳ法
では厚い熱酸化膜の周縁から活性領域に向かって横方向
に成長する酸化膜領域、いわゆるバーズビークが微細化
の障害となるため、近年、他の技術、特にフィールドシ
ールド素子分離法が注目されてきている。
【０００３】フィールドシールド素子分離法は、例え
ば、日経マイクロデバイス、１９９２年６月号第８４〜
８８頁に示されているように、半導体素子を形成する活
性領域の間にフィールドシールド絶縁膜とフィールドシ
ールド電極からなるＭＯＳ構造（以下、フィールドシー
ルド分離構造と称する）を設け、フィールドシールド電
極を基準電位（例えばＧＮＤ、０Ｖ）に固定することに
より、基板表面において寄生チャネルが形成されること
を防止して活性領域間の絶縁分離を行なうものである。
【０００４】フィールドシールド素子分離構造を有する
半導体装置の製造方法の一例が、特開平２−２１１６５
１号公報に開示されている。そこで、以下、この公報記
載の例を参考にしてその製造方法を説明する。なお、図
５はフィールドシールド素子分離構造を有するＤＲＡＭ
メモリセルを示す平面図、図６〜図８はＤＲＡＭメモリ
セルの製造工程を順を追って示すプロセス・フロー図で
ある。
【０００５】まず、図６（ａ）に示すように、Ｐ型シリ
コン基板１からなるウェハーＷの表面上にシリコン酸化
膜２、リンをドープした多結晶シリコン膜３、シリコン
酸化膜４を順次形成する。次に、図６（ｂ）に示すよう
に、上記３層の膜２、３、４を所定の形状にパターニン
グし、フィールドシールドゲート酸化膜５、フィールド
シールドゲート電極６、フィールドシールドゲートキャ
ップ絶縁膜７を形成する。
【０００６】そして、図６（ｃ）に示すように、ウェハ
ーＷ全面にシリコン酸化膜８を形成した後、図６（ｄ）
に示すように、異方性エッチングを施すことによりサイ
ドウォールスペーサ９を形成する。次に、図６（ｅ）に
示すように、Ｐ型シリコン基板１の表面にシリコン酸化
膜１０を形成した後、ウェハーＷ全面にリンをドープし
た多結晶シリコン膜１１、シリコン酸化膜１２を順次形
成する。
【０００７】その後、図７（ｆ）に示すように、上記３
層の膜１０、１１、１２を所定の形状にパターニングす
ることにより、ＭＯＳトランジスタのゲート酸化膜１
３、ゲート電極１４、ゲートキャップ絶縁膜１５を形成
する。次に、図７（ｇ）に示すように、これら１３、１
４、１５をマスクとしてリンをイオン注入し、ｎ- 不純
物拡散層１６を形成した後、図７（ｈ）に示すように、
ウェハーＷ全面にシリコン酸化膜１７を形成する。
【０００８】ついで、図７（ｉ）に示すように、異方性
エッチングを施すことによりＭＯＳトランジスタのゲー
ト電極１４の側壁にサイドウォールスペーサ１８を形成
する。そして、図７（ｊ）に示すように、ウェハーＷ全
面にリンをドープした多結晶シリコン膜１９を形成した
後、これを所定の形状にパターニングすることによりキ
ャパシタの下部電極２０を形成する。
【０００９】その後、図８（ｋ）に示すように、キャパ
シタの下部電極２０上にシリコン窒化膜等からなる誘電
体膜２１を形成し、さらに、その上面にリンをドープし
た多結晶シリコン膜２２を形成した後、これを所定の形
状にパターニングすることにより、キャパシタの上部電
極２３を形成する。そして、図８（ｌ）に示すように、
層間絶縁膜２４を形成した後、所定の箇所にコンタクト
孔２５を開口し、配線層２６を形成する。以上の工程を
経て、フィールドシールド素子分離構造を有するＤＲＡ
Ｍメモリセルが形成される。
【００１０】
【発明が解決しようとする課題】ところで、図５に例示
されるように、上記ＤＲＡＭメモリセルのような半導体
装置において、ＭＯＳ型半導体素子（上記例の場合、Ｍ
ＯＳトランジスタ）を形成する活性領域２６はフィール
ドシールドゲート電極６に周囲を取り囲まれた領域とし
て規定される。そして、従来の製造方法によれば、フィ
ールドシールドゲート電極６の側壁は、図６（ｂ）〜図
８（ｌ）に示すように、シリコン基板１表面に対して垂
直に切り立った形状となっていた。
【００１１】ところが、この側壁が垂直であると、図５
に示すように、活性領域２６内からフィールドシールド
ゲート電極６上にわたって延びるＭＯＳトランジスタの
ゲート電極１４の加工が困難になる。すなわち、フィー
ルドシールドゲート電極６の側壁の部分でＭＯＳトラン
ジスタのゲート電極１４に段差ができるが、この段差も
略垂直となるために極めてエッチングされにくく、例え
ば隣接するゲート電極１４、１４間（図５中、太線で示
す符号２７の部分）でエッチング残りが生じ、ショート
不良が発生しやすくなるという問題があった。この問題
はフィールドシールドゲート電極６の側壁にサイドウォ
ールスペーサ９を形成することで多少緩和されるが、そ
れでも充分ではなく、また、素子の高集積化に伴って活
性領域が狭くなるにつれてさらに顕著になり、歩留を低
下させる原因となってしまう。
【００１２】そこで、この問題を解決する手段として２
つの方法が提案されている。その一つは特開平２−１６
１７５３号公報に記載の方法であって、フィールドシー
ルドゲート電極を構成する単一の不純物濃度を有する導
電性膜に対して等方性エッチングを行なうことにより、
フィールドシールドゲート電極の側壁に傾斜を持たせる
ものである。また、他の一つは特開平６−２３８５９９
号公報に記載の方法であって、導電性膜のエッチング時
にエッチングレートが順次変化するような条件でエッチ
ングを行なうことにより、フィールドシールドゲート電
極の側壁を順テーパ状の傾斜面とするものである。
【００１３】しかしながら、上記２つの方法にもそれぞ
れ問題があった。すなわち、前者の方法では、等方性エ
ッチングによりフィールドシールドゲート電極の側壁に
傾斜を与えるが、一般に等方性エッチングのエッチング
面は凹状に湾曲した面となるため、側壁の上部は垂直に
近い形状となり、充分な解決策とはならない。また、後
者の方法では、単一不純物濃度の導電膜に対してエッチ
ャントの濃度を変化させるものであるから、エッチング
を行なう際に半導体ウェハー１枚毎にエッチャント濃度
を変化させなければならず、製品のスループットが低下
する、もしくはエッチングの制御性に乏しい、といった
問題を有していた。
【００１４】本発明は、上記の課題を解決するためにな
されたものであって、フィールドシールド素子分離構造
を有する半導体装置の製造方法において、ＭＯＳ型半導
体素子のゲート電極の加工を容易にし、良好な歩留を維
持し得る半導体装置の製造方法を提供することを目的と
する。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、半導体基板上
にフィールドシールドゲート絶縁膜となる第１の絶縁膜
を形成する第１の工程と、前記第１の絶縁膜上に、下層
側より上層側の方が同一のエッチング条件下におけるエ
ッチングレートが大きい性質を持った、フィールドシー
ルドゲート電極となる導電性膜を形成する第２の工程
と、該導電性膜上に第２の絶縁膜を形成する第３の工程
と、該第２の絶縁膜を所定の形状にパターニングする第
４の工程と、パターニング後の該第２の絶縁膜をマスク
としてサイドエッチングを含む条件で前記導電性膜をエ
ッチングすることにより、該導電性膜の側壁に順テーパ
の傾斜を付与する第５の工程、を有することを特徴とす
るものである。
【００１６】そして、前記第２の工程において導電性膜
を形成する一つの手段として、各々が固有のエッチング
レートを有する少なくとも２層以上の膜によって導電性
膜を形成することができる。具体的には、例えば各膜中
に導入した不純物の濃度が異なる少なくとも２層以上の
多結晶シリコン膜によって形成してもよい。また、他の
手段として、成膜時に導入する不純物の濃度を径時的に
変化させた多結晶シリコン膜によって形成してもよい。
【００１７】すなわち、本発明の半導体装置の製造方法
によれば、フィールドシールドゲート電極となる導電性
膜が、下層側より上層側の方が同一のエッチング条件下
におけるエッチングレートが大きいという性質を持つた
め、エッチング条件を変化させなくても、導電性膜のエ
ッチング時にサイドエッチングを含む条件でエッチング
しさえすれば、導電性膜の側壁が自ずと順テーパの傾斜
を持つようにフィールドシールドゲート電極が形成され
ることになる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図１〜図４を参照して説明する。本実施の形態は本発
明の製造方法をＤＲＡＭメモリセルに適用した例であ
り、図１はＤＲＡＭメモリセルを示す平面図、図２〜図
４はＤＲＡＭメモリセルの製造工程を順を追って示すプ
ロセス・フロー図である。以下、図に従って製造工程を
説明する。
【００１９】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板２９（半導体基板）からなるウェハーＷの表面
に、熱酸化法により膜厚５０〜２００ｎｍ程度のシリコ
ン酸化膜３０（第１の絶縁膜）を形成し（第１の工
程）、ＣＶＤ法により膜厚５０〜１００ｎｍ程度のノン
ドープ多結晶シリコン膜３１（導電性膜の一部）、濃度
１〜１０×１０21 /cm3 程度のリンをドープした膜厚５
０〜１００ｎｍ程度の多結晶シリコン膜３２（導電性膜
の一部）を順次形成し（第２の工程）、ついで、ＣＶＤ
法により膜厚５０〜２００ｎｍ程度のシリコン酸化膜３
３（第２の絶縁膜）を形成する（第３の工程）。そし
て、上記２層の多結晶シリコン膜３１、３２が最終的に
フィールドシールドゲート電極３４となる。
【００２０】次に、図２（ｂ）に示すように、上記４層
の膜３０、３１、３２、３３を周知のフォトリソグラフ
ィー法により所定の形状にパターニングし、フィールド
シールドゲート酸化膜３５（フィールドシールドゲート
絶縁膜）、フィールドシールドゲート電極３４、フィー
ルドシールドゲートキャップ絶縁膜３６を形成する。こ
の際には、まず、フォトレジスト（図示せず）をマスク
として最上層のシリコン酸化膜３３のみをエッチング
し、フィールドシールドゲートキャップ絶縁膜３６を形
成した後、フォトレジストを除去する（第４の工程）。
【００２１】ついで、フィールドシールドゲートキャッ
プ絶縁膜３６をマスクとしてノンドープ多結晶シリコン
膜３１、リンドープ多結晶シリコン膜３２のドライエッ
チングを一括して行なう。この時のエッチング条件とし
てはサイドエッチングが入るような条件を用いるように
し、圧力が２００〜３００mTorr 、エッチングガスとし
てＨｅが４００〜５００sccm 、Ｃｌ2 が１００〜２０
０sccm の混合ガスを使用する。この条件でエッチング
を行なうと、リンドープ多結晶シリコン膜３２はノンド
ープ多結晶シリコン膜３１と比べてそのエッチングレー
トが３０〜５０％程度速いため、エッチング時のサイド
エッチング量が各膜で異なり、フィールドシールドゲー
ト電極３４の側壁に順テーパの傾斜が形成される（第５
の工程）。
【００２２】ついで、図２（ｃ）に示すように、ＣＶＤ
法によりウェハーＷ全面に膜厚１５０〜３００ｎｍ程度
のシリコン酸化膜３７を形成した後、図２（ｄ）に示す
ように、異方性エッチングを施すことによってサイドウ
ォールスペーサ３８を形成する。そして、図２（ｅ）に
示すように、Ｐ型シリコン基板２９の表面に熱酸化法に
より膜厚１０〜３０ｎｍ程度のシリコン酸化膜３９を形
成した後、ＣＶＤ法によりウェハーＷ全面にリンをドー
プした膜厚１００〜２００ｎｍ程度の多結晶シリコン膜
４０、膜厚１５０〜３００ｎｍ程度のシリコン酸化膜４
１を順次形成する。なお、この熱酸化工程における高温
熱処理（８００〜９００℃）によって、多結晶シリコン
膜３２中のリンが拡散し、フィールドシールドゲート電
極３４内の濃度が平均化される。
【００２３】その後、図３（ｆ）に示すように、上記３
層の膜３９、４０、４１をフォトリソグラフィー法によ
り所定の形状にパターニングすることにより、ＭＯＳト
ランジスタのゲート酸化膜４２、ゲート電極４３、ゲー
トキャップ絶縁膜４４を形成する。次に、図３（ｇ）に
示すように、これら４２、４３、４４をマスクとしてリ
ンイオンを加速エネルギー３０〜５０keV 、ドーズ量１
〜１０×１０13 /cm2でイオン注入し、ｎ- 不純物拡散
層４５を形成した後、図３（ｈ）に示すように、ＣＶＤ
法によりウェハーＷ全面にシリコン酸化膜４６を形成す
る。
【００２４】ついで、図３（ｉ）に示すように、異方性
エッチングを施すことによりＭＯＳトランジスタのゲー
ト電極４３の側壁にサイドウォールスペーサ４７を形成
する。そして、図３（ｊ）に示すように、ＣＶＤ法によ
りウェハーＷ全面に濃度１〜１０×１０21 /cm3 程度の
リンをドープした膜厚１５０〜３００ｎｍ程度の多結晶
シリコン膜４８を形成した後、フォトリソグラフィー法
によりこれを所定の形状にパターニングすることによっ
て、キャパシタの下部電極４９を形成する。なお、この
工程ではＣＶＤ法によりリンドープ多結晶シリコン膜４
８を形成することに代えて、ノンドープの多結晶シリコ
ン膜を形成した後、その多結晶シリコン膜にイオン注入
法によりリンまたはヒ素を導入するようにしてもよい。
【００２５】その後、図４（ｋ）に示すように、キャパ
シタの下部電極４９上に、ＣＶＤ法による膜厚５〜１０
ｎｍ程度のシリコン窒化膜（図示略）、熱酸化法による
膜厚１〜５ｎｍ程度のシリコン酸化膜（図示略）を順次
形成することにより、これら２層の絶縁膜からなるキャ
パシタ誘電体膜５０を形成する。さらに、その上面にＣ
ＶＤ法によりリンをドープした膜厚１５０〜３００ｎｍ
程度の多結晶シリコン膜５１を形成した後、これをフォ
トリソグラフィー法により所定の形状にパターニングす
ることにより、キャパシタの上部電極５２を形成する。
【００２６】そして、図４（ｌ）に示すように、ＣＶＤ
法により膜厚５００〜８００ｎｍ程度のＢＰＳＧ膜等か
らなる層間絶縁膜５３を形成した後、フォトリソグラフ
ィー法により所定の箇所にコンタクト孔５４を開口し、
スパッタ法により膜厚３００〜５００ｎｍ程度のＴｉＷ
等からなる金属配線層５５を形成する。以上の工程を経
て、フィールドシールド素子分離構造を有するＤＲＡＭ
メモリセルが形成される。
【００２７】本実施の形態のＤＲＡＭメモリセルの製造
方法においては、フィールドシールドゲート電極３４を
ノンドープ多結晶シリコン膜３１、リンドープ多結晶シ
リコン膜３２の積層膜で構成した場合のこれら膜のエッ
チングレートの差を利用することにより、フィールドシ
ールドゲート電極３４の側壁に順テーパの傾斜を容易に
形成することができる。そこで、図１に示すように、Ｍ
ＯＳトランジスタのゲート電極４３の段差部でエッチン
グ残りが生じることがなくなり、微細化に伴って活性領
域５６が狭くなった場合でもゲート電極４３の加工が容
易となる。したがって、隣接するＭＯＳトランジスタの
ゲート電極４３、４３間（図１中、符号５７の部分）の
ショート不良の発生を防止して、これによる歩留の低下
を抑えることができる。
【００２８】さらに、フィールドシールドゲート電極３
４の側壁は、等方性エッチングを用いる従来の方法のよ
うに湾曲面とはならず、良好な順テーパ形状となるた
め、エッチング残りの発生をより確実に防止することが
できる。また、エッチングレートを順次変化させる従来
の方法のように半導体ウェハー１枚毎にエッチャント濃
度を変化させる必要がなく、エッチング中は最初から最
後まで同一のエッチング条件で済む。したがって、製品
のスループットやエッチングの制御性を確保することも
できる。
【００２９】なお、本発明の技術範囲は本実施の形態に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲において種々の変更が可能である。例えば、本実施の
形態では、ノンドープ、リンドープの２層の多結晶シリ
コン膜３１、３２でフィールドシールドゲート電極３４
を構成するようにしたが（上述したように最終的には均
一な濃度の多結晶シリコン膜となる）、この方法に代え
て、ＣＶＤ法による多結晶シリコン膜の成膜時にリンの
導入量を径時的に増加させ、上層側（フィールドシール
ドゲートキャップ絶縁膜側）の濃度が高くなるようにし
て、最初から１層の多結晶シリコン膜として形成しても
よい。
【００３０】また、本実施の形態ではフィールドシール
ドゲート電極３４を２層の多結晶シリコン膜３１、３２
としたが、３層以上積層させてもよく、その場合にもよ
り上層側の膜のリン濃度が高濃度となるようにすればよ
い。さらに、フィールドシールドゲート電極の材料とし
て多結晶シリコン膜に代え、同様な性質を有する他の導
電性膜を用いたり、場合によってはエッチングレートが
異なる異種の導電性材料を積層してフィールドシールド
ゲート電極を構成してもよい。また、本実施の形態で使
用した各膜の材料やその膜厚、各工程の具体的な条件等
に関しては、適宜変更してよいことは勿論である。そし
て、本発明をＤＲＡＭメモリセルのみならず、フィール
ドシールド素子分離構造を有する他の半導体装置に適用
することができる。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、導電性膜の上層側と下
層側のエッチングレートの差を利用することにより、フ
ィールドシールドゲート電極の側壁に順テーパの傾斜を
容易に形成することができる。そこで、活性領域内のＭ
ＯＳ型半導体素子のゲート電極の段差部でエッチング残
りが生じることがなくなり、ゲート電極の加工が容易と
なる。したがって、ゲート電極間のショート不良の発生
を防止して、これによる歩留の低下を抑えることができ
る。さらに、本方法によれば、フィールドシールド電極
の側壁が等方性エッチングを用いる従来の方法と比べて
良好なテーパ形状となるため、エッチング残りの発生を
より確実に防止することができ、また、エッチングレー
トを順次変化させる従来の方法と異なり、エッチング時
には同一のエッチング条件で済むため、製品のスループ
ットやエッチングの制御性を確保することもできる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭメモリセ
ルを示す平面図である。
【図２】同、ＤＲＡＭメモリセルの製造工程を手順を追
って示す、図１中Ａ−Ａ線に沿う断面図である。
【図３】図２の続きの部分を示す図である。
【図４】図３の続きの部分を示す図である。
【図５】従来のＤＲＡＭメモリセルの一例を示す平面図
である。
【図６】同、ＤＲＡＭメモリセルの製造工程を手順を追
って示す、図５中Ｂ−Ｂ線に沿う断面図である。
【図７】図６の続きの部分を示す図である。
【図８】図７の続きの部分を示す図である。
【符号の説明】
２９ Ｐ型シリコン基板（半導体基板） ３０ シリコン酸化膜（第１の絶縁膜） ３１ ノンドープ多結晶シリコン膜（導電性膜の一部） ３２ リンドープ多結晶シリコン膜（導電性膜の一部） ３３ シリコン酸化膜（第１の絶縁膜） ３４ フィールドシールドゲート電極 ３５ フィールドシールドゲート酸化膜 ３６ フィールドシールドゲートキャップ絶縁膜 ４２ ゲート酸化膜 ４３ ゲート電極 ４４ ゲートキャップ絶縁膜 ４９ 下部電極 ５０ 誘電体膜 ５２ 上部電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された複数の素子を
    電気的に絶縁分離するための、フィールドシールドゲー
    ト絶縁膜とフィールドシールドゲート電極からなるフィ
    ールドシールド分離構造を備えた半導体装置の製造方法
    において、 半導体基板上にフィールドシールドゲート絶縁膜となる
    第１の絶縁膜を形成する第１の工程と、 前記第１の絶縁膜上に、下層側より上層側の方が同一の
    エッチング条件下におけるエッチングレートが大きい性
    質を持った、フィールドシールドゲート電極となる導電
    性膜を形成する第２の工程と、 該導電性膜上に第２の絶縁膜を形成する第３の工程と、 該第２の絶縁膜を所定の形状にパターニングする第４の
    工程と、 パターニング後の該第２の絶縁膜をマスクとしてサイド
    エッチングを含む条件で前記導電性膜をエッチングする
    ことにより、該導電性膜の側壁に順テーパの傾斜を付与
    する第５の工程、を有することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 前記第２の工程における導電性膜の形成を、各々が固有
    のエッチングレートを有する少なくとも２層以上の膜の
    形成によって行なうことを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法
    において、 前記少なくとも２層以上の膜を、各膜中に導入した不純
    物の濃度が異なる少なくとも２層以上の多結晶シリコン
    膜によって構成することを特徴とする半導体装置の製造
    方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    において、 前記第２の工程における導電性膜の形成を、その成膜時
    に導入する不純物の濃度を径時的に変化させた１層の多
    結晶シリコン膜の形成によって行なうことを特徴とする
    半導体装置の製造方法。
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