JPH06296034A

JPH06296034A - 半導体整流装置

Info

Publication number: JPH06296034A
Application number: JP8354493A
Authority: JP
Inventors: Kenji Yamamoto; 健司山本; Ikuo Shioda; 郁雄塩田
Original assignee: Ricoh Research Institute of General Electronics Co Ltd; Tohoku Ricoh Co Ltd
Current assignee: Ricoh Research Institute of General Electronics Co Ltd; Tohoku Ricoh Co Ltd
Priority date: 1993-04-09
Filing date: 1993-04-09
Publication date: 1994-10-21
Anticipated expiration: 2013-02-25
Also published as: JP2719295B2

Abstract

(57)【要約】【目的】高周波動作が可能で低コスト、小型化が図れ
る半導体整流装置を提供する。【構成】第１導電型の高不純物基板１５上に第１導電
型の低不純物密度の第１領域１６を形成し、第２導電型
の高不純物密度の第２領域１７を第１領域１６表面を若
干切り込んだ位置に、第１領域１６内に広がる空乏層が
互いに重なる間隔、長さおよび深さで多数列形成し、第
１導電型の高不純物密度の第３領域１８を第２領域１７
間の第１領域１６の表面に、第２領域１７より短い長さ
および所定深さで形成し、第２領域１７と第３領域１８
を接続した金属電極１９および裏面金属電極２０を形成
した構成となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体整流装置に関
し、さらに詳細にいえばＯＡ機器やＡＶ機器等の電源ユ
ニットのスイッチング電源用に使用される半導体整流装
置に関する。

【０００２】

【従来の技術】従来からＯＡ機器やＡＶ機器などで使用
される高周波ＰＷＭインバータにおいて、スイッチング
素子として高速、低損失、高信頼の半導体整流装置が使
用され、小型軽量、高効率のスイッチング電源が供給さ
れている。図１０は従来から半導体整流装置として使用
されているＰｉＮ構造のダイオードの構成を示す縦断面
図である。このダイオードはＮ＋（Ｎ＋の「＋」はＮの
右肩に付くものとする。以下同じ）基板１上にＮ＋エピ
タキシャル層２を形成し、Ｎ＋エピタキシャル層２上の
一部領域にＰ＋（Ｐ＋の「＋」はＰの右肩に付くものと
する。以下同じ）型形成領域３を形成し、そのＰ＋型形
成領域３に対応させて電極４を形成し、Ｎ＋基板１の裏
面に電極５を形成している。なお、符号６はＰ＋型形成
領域３以外のＮ＋エピタキシャル層２上に形成された絶
縁膜である。

【０００３】図１０に示すようなＰｉＮ構造のダイオー
ドは、その順方向電圧電流特性において図１２のＡに示
すような０．６〜０．７Ｖの立ち上がり特性を有してお
り、さらに必要電流を流した場合の順電圧降下は０．９
〜１．１Ｖとなっている。また、従来、低オン抵抗デバ
イスとして縦型電界効果トランジスタ（以下、ＤＭＯＳ
ＦＥＴと称する）の利用がなされている。

【０００４】図１１はＤＭＯＳＦＥＴの一構成例を示す
縦断面図である。このＤＭＯＳＦＥＴはＮ＋基板上７に
Ｎ型エピタキシャル層８を形成し、そのＮ型エピタキシ
ャル層８に水平方向に所定間隔を有して形成されたＰ型
チャネル領域１１内にそれぞれソースＮ＋領域１２を形
成している。そして両ソースＮ＋領域１２に電気的に接
続するソース電極１３を形成するとともに、両ソースＮ
＋領域１２に挟まれたＮ型エピタキシャル層８上にゲー
ト酸化膜９を介してゲート電極１０を形成している。な
お、符号１４はドレイン電極を示している。

【０００５】ＤＭＯＳＦＥＴをオン状態にするには、図
１１のドレイン電極１４に正の電位を加えた状態でさら
にゲート電極１０に正の電位を印加する。これにより、
Ｐ型チャネル領域１１のゲート酸化膜９下表面に反転層
ができ、電子流がソースＮ＋領域１２、Ｐ型チャネル領
域１１の反転層、Ｎ型エピタキシャル層８、Ｎ＋基板７
へ流れ、結果としてドレイン電極１４からソース電極１
３へ電流が流れる。このＤＭＯＳＦＥＴをオフするに
は、ゲート電極１０の電位を取り除けば良い。これによ
りＰ型チャネル領域１１の反転層が消滅し、電流が遮断
される。また、ＤＭＯＳＦＥＴの利用の形態としては、
Ｎ＋基板７、Ｎエピタキシャル層８、Ｐ型チャネル領域
１１からなるＰＮダイオードを内蔵しているので、これ
を転流ダイオードとして利用する場合がある。つまり、
ＤＭＯＳＦＥＴのソース電極１３にドレイン電極１４に
比べ、正の電位が加わった場合、この内蔵ダイオードを
使って順方向に電流を流す。このときＰ型チャネル領域
１１よりＮ型エピタキシャル層８へ小数キャリアのホー
ルが注入される。次に、ソース電極１３がドレイン電極
１４に比べ負になった瞬間、小数キャリアのホールはソ
ース電極１３に吸収される。

【０００６】ＤＭＯＳＦＥＴの特性は図１２のＢに示す
電流電圧特性を有しており、立ち上がり特性がないこ
と、小数キャリアの蓄積効果がなく、周波数特性、スイ
ッチング特性に優れていること、電流集中がなく破壊耐
量が大きいこと等の優れた特性を有している。

【０００７】

【発明が解決しようとする課題】次に、上記従来技術の
問題点について説明する。図１０に示すＰｉＮ構造ダイ
オードを低電圧クラスのスイッチング電源の整流装置と
して使用すると、ダイオードのオン時損失が３０％〜５
０％となり高効率化が図れない問題を有するとともに、
オン時に小数キャリアの注入があるため逆回復時間が長
くなり、スイッチング速度を高めることができない等の
問題がある。

【０００８】また、ショットキーバリアダイオードは
０．４〜０．７Ｖの順電圧降下を有しており、ＰｉＮ構
造のダイオードよりオン時損失が少ない、また、逆回復
時間が早い等の特徴を持っているが、低電圧クラスのス
イッチング電源の整流装置として使用すると、ダイオー
ドのオン時損失が数１０％となり、高効率化が図れない
問題がある。また、図１１に示すＤＭＯＳＦＥＴをスイ
ッチング電源の整流素子に用いると、３端子デバイスで
あるためゲート駆動制御回路が必要となり、回路部品点
数の増大、ゲート制御回路の困難さがあって、コスト増
大の問題を生じていた。

【０００９】さらに、上記ＤＭＯＳＦＥＴは、オン状態
からオフ状態に高速に変化するときに前述の寄生トラン
ジスタの動作を確実に防止することが困難であり破壊し
やすりという問題があった。つまり、Ｐ型チャネル領域
１１の内部抵抗と注入した小数キャリアのホール電流、
ＰＮ接合の放電電流によりＰＮ接合が順バイアスされＮ
＋基板７、Ｎ型エピタキシャル層８、Ｐ型チャネル領域
１１、ソースＮ＋領域からなる寄生トランジスタが動作
し、ラッチアップにより素子が破壊するという不都合を
生じる場合があり、高耐性、高信頼性の点で問題であっ
た。

【００１０】このような問題を解決するために、特開昭
６３−１６４４７号に示すように、寄生ダイオード領域
に重金属拡散等により小数キャリアのライフタイムコン
トロールをおこなう方法が提案されている。しかしなが
ら、このような重金属拡散による小数キャリアのライフ
タイムコントロールは、本来有する半導体素子の基本的
性能をある程度犠牲にせざるを得ず、製造プロセスが増
加するとともに、その制御が困難であった。他の解決策
としてＤＭＯＳＦＥＴの内蔵ダイオードを使用せず、外
部に別のダイオードを接続する方法もあるが部品点数の
増加でコストが高くなる問題を生じる。

【００１１】この発明は上記の問題点に鑑みてなされた
ものであり、構造が簡単で高周波化に対応するスイッチ
ング用デバイス素子としての半導体整流装置を提供する
ことを目的としている。さらに、回路部品点数の低減
し、低コスト、小型化が図れる半導体整流装置を提供す
ることを目的としている。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めの請求項１記載の発明は、第１導電型の高不純物密度
基板上に第１導電型の低不純物密度の第１領域を形成
し、前記第１領域の表面に第２導電型の高不純物密度の
第２領域を前記第１領域内に広がる空乏層が互いに重な
る間隔、所定の長さおよび深さで多数列形成し、さらに
前記第２領域間の前記第１領域の表面に第１導電型の高
不純物密度の第３領域を、前記第２領域より短い長さお
よび所定の深さで多数列形成し、かつ、前記高不純物密
度基板の裏面に金属電極を形成するとともに、前記第２
領域と前記第３領域とを接続するように金属電極を形成
した。

【００１３】請求項２記載の発明は、第１導電型の高不
純物密度基板上に第１導電型の低不純物密度の第１領域
を形成し、前記第１領域の表面に絶縁膜およびポリシリ
コン膜の電極を積層した第２領域を、前記第１領域内に
前記第２領域下で広がり延びる空乏層が互いに重なる間
隔、所定の長さで多数列形成し、さらに前記第２領域間
の前記第１領域の表面に第１導電型の高不純物密度の第
３領域を第２領域より短いおよび所定の深さで多数列形
成し、かつ、前記高不純物密度基板の裏面に金属電極を
形成するとともに、前記第２領域と前記第３領域とを接
続するように金属電極を形成した。

【００１４】請求項３記載の発明は、請求項１または請
求項２記載の半導体整流装置であって、前記第１領域
を、前記高不純物密度基板側においては比較的に低い不
純物密度の低不純物密度領域を有し、第１領域の表面側
においては前記比較的低い低不純物密度領域に比べて比
較的に高い低不純物密度領域を有する少なくとも２層の
構造とした。

【００１５】以下、図面を参照して各請求項記載の発明
の一構成例について詳細に説明する。図１は請求項１に
記載の半導体整流装置の概略縦断面図である。この半導
体整流装置においては、まず、第１導電型の高不純物基
板１５上にエピタキシャル成長法により、第１導電型の
低不純物密度の第１領域１６を形成する。次に、酸化膜
形成、ホトリソエッチング、イオン注入、活性化アニー
ル等のプロセスによって、第２導電型の高不純物密度の
第２領域１７を第１領域１６表面を若干切り込んだ位置
に、第１領域１６内に広がる空乏層が互いに重なる間
隔、長さおよび深さで多数列形成する。次に、酸化膜形
成、ホトリソエッチング、イオン注入、活性化アニール
等のプロセスによって、第１導電型の高不純物密度の第
３領域１８を第２領域１７間の第１領域１６の表面に、
第２領域１７より短い長さおよび所定深さで形成する。
次に、第２領域１７と第３領域１８の表面の酸化膜を除
去し、スパッタリング、ホトリソエッチング、シンタリ
ング等のプロセスで、第２領域１７と第３領域１８を接
続した金属電極を形成する。次に、高不純物密度基板１
５の裏面を研磨し、スパッタリングあるいは、メッキ、
アニール、等により裏面金属電極２０を形成する。

【００１６】図２は請求項２に記載の半導体整流装置の
概略縦断面図である。この半導体整流装置においては、
まず、第１導電型の高不純物基板１５上にエピタキシャ
ル成長法により、第１導電型の低不純物密度の第１領域
１６を形成する。次に、第１領域１６の表面に、酸化膜
形成により絶縁膜２１およびｌＰＣＶＤ法により低抵抗
のドープポリシリコン膜の電極２２を積層した第２領域
２３を第１領域１６表面を若干切り込んだ位置に、ホト
リソエッチング等のプロセスにより、第１領域１６内に
第２領域２３下で広がり延びる空乏層が互いに重なる間
隔、長さおよび深さで多数列配列する。次に、第２領域
２３間の第１領域１６の表面に、イオン注入、活性化ア
ニール等のプロセスによって、第１導電型の高不純物密
度の第３領域１８を第２領域２３より短い長さおよび所
定の深さで多数列形成する。次に、ドープポリシリコン
膜の電極２２表面および第３領域１８表面の絶縁膜を除
去し、スパッタリング、ホトリソエッチング、シンタリ
ング等のプロセスで、ドープポリシリコン膜の電極２２
と第３領域１８を接続した金属電極２４を形成する。次
に、第１導電型の高不純物密度基板１５裏面を研磨し、
スパッタリングあるいは、メッキ、アニール、等により
裏面金属電極２０を形成する。

【００１７】図３は請求項１に記載の半導体整流装置の
他の構成の概略縦断面図である。この半導体整流装置に
おいては、まず、第１導電型の高不純物基板１５上にエ
ピタキシャル成長法により、第１導電型の低不純物密度
の第１領域１６を形成する。次に、酸化膜形成、ホトリ
ソエッチング、イオン注入、活性化アニール等のプロセ
スによって、第２導電型の高不純物密度の第２領域１７
を第１領域１６内に広がる空乏層が、互いに重なる間
隔、所定の長さおよび深さで多数列形成する。次に、酸
化膜形成、ホトリソエッチング、イオン注入、活性化ア
ニール等のプロセスによって、第１導電型の高不純物密
度の第３領域１８を第２領域１７間の第１領域１６内側
に、第２領域１７より短い長さおよび所定の深さで多数
列形成する。次に、第２領域１７と第３領域１８の表面
の酸化膜を除去し、スパッタリング、ホトリソエッチン
グ、シンタリング等のプロセスで、第２領域１７と第３
領域１８を接続した金属電極１９を形成する。次に、高
不純物密度基板１５の裏面を研磨し、スパッタリングあ
るいは、メッキ、アニール、等により裏面金属電極２０
を形成した構成となっている。この構成の半導体整流装
置は、第３領域１８が第１領域の表面から内側に形成さ
れるので、第２領域１７と第３領域１８の深さ方向の面
がほぼ平坦化した構成となっている。

【００１８】図４は請求項２に記載の他の半導体整流装
置の概略縦断面図である。この半導体整流装置において
は、まず、同様に高不純物基板１５上に第１領域１６を
形成し、第１領域１６の表面に、酸化膜形成により絶縁
膜２１およびＬＰＣＶＤ法により低抵抗のドープポリシ
リコン膜２２の電極を積層した第２領域２３をホトリソ
エッチング等のプロセスにより、第１領域１６の表面
に、イオン注入、活性化アニール等のプロセスによっ
て、第１導電型の高不純物密度の第３領域１８を第２領
域１７より短い長さおよび所定の深さで多数列形成す
る。次に、ドープポリシリコン膜の電極２２表面および
第３領域１８表面の絶縁膜を除去し、スパッタリング、
ホトリソエッチング、シンタリング等のプロセスで、ド
ープポリシリコン膜の電極２２と第３領域１８を接続し
た金属電極２４を形成する。次に、高不純物密度基板１
５裏面を研磨し、スパッタリングあるいは、メッキ、ア
ニール、等により裏面金属電極２０を形成する。

【００１９】図５は請求項１の特徴を含んだ請求項３に
記載の半導体整流装置の概略縦断面図である。この半導
体整流装置においては、まず、第１導電型の高不純物基
板１５上にエピタキシャル成長法により、第１導電型の
低不純物密度の領域２５を形成し、次に、第１導電型の
高不純物密度基板１５側より比較的に高い不純物濃度の
低不純物密度領域２６の２層とした第１導電型の低不純
物密度の第１領域２７を形成する。次に、酸化膜形成、
ホトリソエッチング、イオン注入、活性化アニール等の
プロセスによって、第２導電型の高不純物密度の第２領
域１７を第１領域１６内に広がる空乏層が、互いに重な
る間隔、所定の長さおよび深さで多数列形成する。次
に、酸化膜形成、ホトリソエッチング、イオン注入、活
性化アニール等のプロセスによって、第１導電型の高不
純物密度の第３領域１８を第２領域１７間の第１領域１
６表面に、第２領域１７より短い長さおよび所定の深さ
で多数列形成する。以下同様に、次に金属電極１９、裏
面金属電極２０を形成する。

【００２０】図６は請求項２の特徴を含んだ請求項３に
記載の半導体整流装置の概略縦断面図である。この半導
体整流装置においては、まず、第１導電型の高不純物基
板１５上にエピタキシャル成長法により、第１導電型の
比較的低不純物密度の領域２５を形成し、次に、高不純
物密度基板１５側より比較的に高い不純物密度の低不純
物密度領域２６の２層とした第１導電型の低不純物密度
の第１領域２７を形成する。次に、第１領域２７の表面
に、酸化膜形成により絶縁膜２１およびＬＰＣＶＤ法に
より低抵抗のドープポリシリコン膜２２の電極を積層し
た第２領域２３をホトリソエッチング等のプロセスによ
り、第１領域２７内に第２領域２３下で広がり延びる空
乏層が互いに重なる間隔、所定の長さで多数列形成す
る。次に、第２領域２３間の第１領域２７の上表面に、
イオン注入、活性化アニール等のプロセスによって、第
１導電型の高不純物密度の第３領域１８を第２領域１７
より短い長さおよび所定の深さで多数列形成する。以下
同様に金属電極２４および裏面金属電極２０を形成す
る。

【００２１】

【作用】請求項１記載から請求項３記載の発明であれ
ば、第１導電型の高密度基板電極側が正電位で第２領域
と第３領域を接続した電極が負電位の場合は、第２領域
から第１領域の低不純物領域に延びている空乏層がオー
バーピンチオフ状態となってバリアが高くなるため、第
１導電型の高密度の第３領域の第３領域からのキャリア
注入が阻止れオフ状態となる。また、第１導電型の高密
度基板電極側が負電位で第２領域と第３領域を接続した
電極が正電位の場合は、第２領域から第１領域の低不純
物領域に延びている空乏層が縮み、第１導電型の高密度
の第３領域直下の第１領域の低不純物密度領域は、空乏
層がなくなる状態となるため、第１領域の低不純物密度
領域は抵抗領域となって、第１導電型の高密度基板から
キャリアが注入され、オン状態となる。したがって、各
電極間の正負の極性によりオンオフ状態となるため整流
作用を行なうことができる。

【００２２】請求項１記載から請求項３記載の発明であ
れば、従来のＰｉＮ構造のダイオードとは異なり、順方
向電圧電流特性は０Ｖから電流が流れる特性を有してい
るため、低電圧クラスのスイッチング電源の整流装置と
して使用すると、従来のＰｉＮ構造のダイオードの順電
圧降下がなくなることで、オン時損失を非常に少なくで
きる利点を有する。

【００２３】また、請求項１記載から請求項３記載の発
明であれば、オン時の素子電圧を０．２〜０．６Ｖで使
用することによって、単一キャリアデバイス動作を行な
うことで従来のＰｉＮ構造のダイオードと異なり、オフ
時の小数キャリアの蓄積降下を生じないため、非常に高
周波動作が可能となる利点がある。さらに、請求項１記
載から請求項３記載の発明であれば、２端子半導体装置
のため、従来のＤＭＯＳＦＥＴのように整流装置として
使用するためのゲート駆動制御回路が不要となるため、
回路部品点数の低減により、低コスト、小型化が図れる
利点がある。

【００２４】

【実施例】以下、本発明の実施例を説明する。本発明の
図１に示した半導体整流装置の製作方法の詳細を説明す
る。第１導電型の高不純物密度基板１５は不純物として
アンチモンをドープした０．０１Ωｃｍ、基板厚さ５２
５μｍのＮ＋型の高不純物密度基板１５を用いる。この
第１導電型の高不純物基板１５上に第１導電型の低不純
物密度の第１領域１６を不純物としてリンをドープした
９．０Ωｃｍ、不純物密度は５×１０¹⁴／ｃｍ³のエピ
タキシャル成長層を３．０μｍ成長させＮ型の低不純物
密度領域１６を形成する。

【００２５】次に、通常の熱酸化工程、ＬＰＣＶＤ成膜
工程によりＮ型の低不純物密度領域１６上に熱酸化膜を
１０００オングストローム、窒化膜を２０００オングス
トローム積層して形成する。次に、通常のホソリソ工程
で第２導電型の高不純物密度の第２領域１７を形成する
ために熱酸化膜、窒化膜に開孔部を形成する。第２導電
型の高不純物密度の第２領域１７は４．９μｍピッチの
間隔で開孔部を２．０μｍとし、さらにＮ型の低不純物
密度領域１６の表面を０．５μｍ程度をエッチングす
る。第２導電型の高不純物密度の第２領域１７は長さを
３．１３ｍｍとしてＮ型の低不純物密度領域１６上に総
数６３９本形成し、総全長を２００ｃｍとした。

【００２６】次に、第２導電型の高不純物密度の第２領
域１７に不純物としてボロンをイオン注入した後、通常
のホトリソ工程で第１導電型の高不純物密度の第３領域
１８を形成するため、Ｎ型の低不純物密度領域１６上の
熱酸化膜、窒化膜を第２導電型の高不純物密度の第２領
域１７間にのみ残しエッチング除去する。第３領域１８
は第２領域１７の長さより２０μｍ短くし、３．１１ｍ
ｍとしてＮ型の低不純物密度領域１６上に総数６３８本
形成し、総全長を１９８．４ｃｍとした。

【００２７】次に、熱拡散工程、熱酸化工程により第２
導電型の高不純物密度の第２領域１７として、Ｐ＋型の
高不純物密度領域１７を形成する。Ｐ＋型の高不純物密
度領域１７の不純物密度は５×１０¹⁹／ｃｍ³、拡散深
さは１．０μｍ、表面の熱酸化膜厚は４０００オングス
トロームとした。

【００２８】次に、第１導電型の高不純物密度の第３領
域１８を形成するためのＮ型の低不純物密度領域１６上
の熱酸化膜、窒化膜をエッチング除去し、不純物として
砒素をイオン注入した後、熱拡散工程によりＮ＋型の高
不純物密度領域１８を形成する。Ｎ＋型の高不純物密度
領域１８の不純物密度は５×１０²⁰／ｃｍ³、拡散深さ
は０．３μｍとした。Ｐ＋型の高不純物密度領域１７と
Ｎ＋型の高不純物密度領域１８は互いに高密度の不純物
領域で重なるように拡散深さを制御した。

【００２９】次に、通常の全面ライトエッチング工程、
Ａｌスパッタ成膜工程、ホトリソ工程、ドライエッチン
グ工程、アニールシンター工程によりＰ＋型の高不純物
密度領域１７とＮ＋型の高不純物密度領域１８を接続し
た金属電極１９を形成する。金属電極１９はＮ型の低不
純物密度領域１６に接しないように膜厚１．５μｍ、面
積は３．１３ｍｍ×３．１３ｍｍとした。

【００３０】次に、Ｎ＋型の高不純物密度基板１５の抵
抗を低減するため、Ｎ＋型の高不純物密度基板１５の裏
面を研磨除去し、Ｎ＋型の高不純物密度基板１５厚さを
２５０μｍとして、Ｎｉメッキ、シンター工程を行な
い、裏面金属電極２０を形成した。次に、通常のダイシ
ング工程、ダイボンデイング工程、ワイヤボンデイング
工程、モールド工程を行ないチップサイズとして３．２
３ｍｍ×３．２３ｍｍ角の半導体整流装置を作製した。

【００３１】実施例１の半導体整流装置の特性は、第１
導電型の高密度基板電極２０側が負で第２領域１７と第
３領域１８を接続した電極１９側が正の場合はオン抵抗
として約０．０４７〜０．０７５Ωが得られ、また、第
１導電型の高密度基板電極２０側が正で第２領域１８と
第３領域１８を接続した電極１９側が負の場合は阻止電
圧として約２０Ｖが得られた。実施例１の半導体整流装
置の順方向電流電圧特性を図７に示す。電流は印加電圧
０Ｖから流れ始め、印加電圧０．６Ｖで電流１０Ａとな
り、印加電圧０．６Ｖでのオン抵抗は０．０６Ωが得ら
れた。さらに、多数キャリアデバイスであるため高周波
駆動に対して良好な結果が得られた。

【００３２】

【実施例２】前記実施例１において、第１導電型の低不
純物密度の第１領域１６を不純物としてリンをドープし
た４０．０Ωｃｍ、不純物密度は１×１０¹⁴／ｃｍ³の
エピタキシャル成長層を３．０μｍ成長させ、Ｎ型の低
不純物密度領域１６を形成し、第２導電型の高不純物密
度の第２領域１７は８．４μｍピッチの間隔で開孔部を
２．０μｍとし、第２導電型の高不純物密度１７の第２
領域は長さを６．３３ｍｍとしＮ型の低不純物密度領域
上に総数７５２本形成し、総全長を４７４．５ｃｍとし
た。

【００３３】第１導電型の高不純物密度の第３領域１８
は第２導電型の高不純物密度の第２領域１７の長さより
２０μｍ短くし、６．３１ｍｍとしてＮ型の低不純物密
度領域１６上に総数７２５本形成し、総全長を４７４．
５μｍとした。次に、Ｐ＋型の高不純物密度領域１７の
不純物密度は５×１０¹⁹／ｃｍ³、拡散深さは１．０μ
ｍとした。

【００３４】次に、Ｎ＋型の高不純物密度領域１８の不
純物密度は５×１０²⁰／ｃｍ³、拡散深さは０．３μｍ
とした。金属電極１９はＮ型の低不純物密度領域１６に
接しないように膜厚１．５μｍ、面積は６．３３ｍｍ×
６．３３ｍｍとし、チップサイズとして６．４３ｍｍ×
６．４３ｍｍ角の半導体整流装置を作製した。

【００３５】実施例２の半導体整流装置の特性は、第１
導電型の高密度基板電極２０側が負で第２領域１７と第
３領域１８を接続した電極１９側が正の場合はオン抵抗
として約０．０４４〜０．０７９Ωが得られ、また、第
１導電型の高密度基板電極２０側が正で第２領域１７と
第３領域１８を接続した電極１９側が負の場合は阻止電
圧として約２０Ｖが得られた。

【００３６】実施例２の半導体整流装置の順方向電流電
圧特性はほぼ前記図７に示すとおりである。電流は印加
電圧０Ｖから流れ始め、印加電圧０．６Ｖで電流１０Ａ
となり、印加電圧０．６Ｖでのオン抵抗は０．０６Ωが
得られた。さらに、多数キャリアデバイスであるため高
周波駆動に対して良好な結果が得られた。

【００３７】

【実施例３】実施例１において、第１導電型の低不純物
密度の第１領域１６を不純物としてリンをドープした１
００．０Ωｃｍ、不純物密度は５×１０¹³／ｃｍ³のエ
ピタキシャル成長層を３．０μｍ成長させ、Ｎ型の低不
純物密度領域１６を形成し、第２導電型の高不純物密度
の第２領域１７は１１．０μｍピッチの間隔で開孔部を
２．０μｍとし、第２導電型の高不純物密度の第２領域
１７は長さを９．９ｍｍとしＮ型の低不純物密度領域１
６上に総数９０１本形成し、総全長を８９２ｃｍとし
た。

【００３８】第１導電型の高不純物密度の第３領域１８
は第２導電型の高不純物密度の第２領域１７の長さより
も２０μｍ短くし、９．８８ｍｍとして、Ｎ型の低不純
物密度領域１６上に総数８９１本形成し、総全長を７８
１．５ｃｍとした。次に、Ｐ＋型の高不純物密度領域１
７の不純物密度は５×１０¹⁹／ｃｍ³、拡散深さは１．
０μｍとした。

【００３９】次に、Ｎ＋型の高不純物密度領域１８の不
純物密度は５×１０²⁰／ｃｍ³、拡散深さは０．３μｍ
とした。金属電極１９はＮ型の低不純物密度領域１６に
接しないように膜厚１．５μｍ、面積は９．９ｍｍ×
９．９ｍｍとし、チップサイズとして１０．０ｍｍ×１
０．０ｍｍ角の半導体整流装置を作製した。

【００４０】実施例３の半導体整流装置の特性は、第１
導電型の高密度基板電極２０側が負で第２領域１７と第
３領域１８を接続した電極１９側が正の場合はオン抵抗
として約０．０４４〜０．０７７Ωが得られ、また、第
１導電型の高密度基板電極２０側が正で第２領域１７と
第３領域１８を接続した電極１９側が負の場合は阻止電
圧として約２０Ｖが得られた。

【００４１】実施例３の半導体整流装置の順方向電流電
圧特性はほぼ前記図７に示すとおりである。電流は印加
電圧０Ｖから流れ始め、印加電圧０．６Ｖで電流１０Ａ
となり、印加電圧０．６Ｖでのオン抵抗は０．０６Ωが
得られた。さらに、多数キャリアデバイスであるため高
周波駆動に対して良好な結果が得られた。

【００４２】実施例１〜実施例３における第１導電型の
低不純物密度の第１領域１６の不純物密度と、第２導電
型の高不純物密度の第２領域１７の間隔の関係を図８お
よび図９に示す。図８中、Ｗｇは第２導電型の高不純物
密度の第２領域１７を示し、Ｗｃは第２導電型の高不純
物密度の第２領域１７の間隔を示す。図９は第２領域１
７の間隔Ｗｃと第１領域１６の不純物密度の関係を示
し、不純物密度１×１０¹²／ｃｍ³でＷｃは３６．０μ
ｍの点と不純物密度１×１０¹⁶／ｃｍ³でＷｃは０．３
１μｍの点を結ぶ実線で示す値で第２領域１７の間隔Ｗ
ｃと第１領域１６の不純物密度を決定すれば良い。

【００４３】

【実施例４】次に、本発明の図５に示した半導体整流装
置の詳細について説明する。第１導電型の比較的低不純
物密度の第１領域２５を不純物としてリンをドープした
１００．０Ωｃｍ、不純物密度は５×１０¹³／ｃｍ³の
エピタキシャル成長層を２．２μｍ成長させ、さらに第
１導電型の低不純物密度の第１領域２６を不純物として
リンをドープした９．０Ωｃｍ、不純物密度は５×１０
¹⁴／ｃｍ³のエピタキシャル成長層を０．８μｍ成長さ
せ、Ｎ型の低不純物密度領域を形成する。

【００４４】その後、実施例３と同様に、第２導電型の
高不純物密度の第２領域１７は１１．０μｍピッチの間
隔で開孔部を２．０μｍとし、第２導電型の高不純物密
度の第２領域１７は長さを９．９ｍｍとしＮ型の低不純
物密度領域１６上に総数９０１本形成し、総全長を８９
２ｃｍとした。

【００４５】第１導電型の高不純物密度の第３領域１８
は第２導電型の高不純物密度の第２領域１７の長さより
も２０μｍ短くし、９．８８ｍｍとして、Ｎ型の低不純
物密度領域１６上に総数８９１本形成し、総全長を７８
１．５ｃｍとした。次に、Ｐ＋型の高不純物密度領域１
７の不純物密度は５×１０¹⁹／ｃｍ³、拡散深さは１．
０μｍとした。

【００４６】次に、Ｎ＋型の高不純物密度領域１８の不
純物密度は５×１０²⁰／ｃｍ³、拡散深さは０．３μｍ
とした。金属電極１９はＮ型の低不純物密度領域１６に
接しないように膜厚１．５μｍ、面積は９．９ｍｍ×
９．９ｍｍとし、チップサイズとして１０．０ｍｍ×１
０．０ｍｍ角の半導体整流装置を作製した。

【００４７】実施例４の半導体整流装置の特性は、第１
導電型の高密度基板電極２０側が負で第２領域１７と第
３領域１８を接続した電極１９側が正の場合はオン抵抗
として約０．０４４〜０．０７８Ωが得られ、また、ゼ
ロバイアス時に第２領域１７から延びる空乏層が第１導
電型の比較的低不純物密度の領域２５まで延びるように
構成してあるために、低電圧における阻止性能が向上し
た。なお、第１導電型の高密度基板電極２０側が正で第
２領域１７と第３領域１８を接続した電極１９側が負の
場合は阻止電圧として約２０Ｖが得られた。

【００４８】

【実施例５】本発明の図２に示した半導体整流装置の製
作方法の詳細を説明する。第１導電型の高不純物密度基
板１５は不純物としてアンチモンをドープした０．０１
Ωｃｍ、基板厚さ５２５μｍのＮ＋型の高不純物密度基
板１５を用いる。この第１導電型の高不純物基板１５上
に、第１導電型の低不純物密度の第１領域１６を不純物
としてリンをドープした５．０Ωｃｍ、不純物密度は１
×１０¹⁵／ｃｍ³のエピタキシャル成長層を３．５μｍ
成長させＮ型の低不純物密度領域１６を形成する。

【００４９】次に、絶縁膜２１およびポリシリコン膜の
電極２２を積層した第２領域２３を形成するために通常
のホソリソ工程でＮ型の低不純物密度領域１６の表面を
約０．５μｍエッチング除去する。第２領域２３は５μ
ｍピッチの間隔でエッチング部を３μｍとし、長さを
４．０ｍｍとしてＮ型の低不純物密度領域１６上に総数
８００本のエッチング溝を形成し、総全長を３２０ｃｍ
とした。

【００５０】次に、通常の熱酸化工程、ＬＰＣＶＤ成膜
工程により絶縁膜２１およびポリシリコン膜の電極２２
をＮ型の低不純物密度領域１６上に積層した。絶縁膜２
１として熱酸化膜を８００オングストローム、ポリシリ
コン膜の電極２２としてＰ＋型ポリシリコン膜を３００
０オングストローム積層した。

【００５１】次に、通常のホソリソ工程で第１導電型の
高不純物密度の第３領域１８を形成するため、Ｎ型の低
不純物密度領域１６の上の絶縁膜２１およびＰ＋型ポリ
シリコン膜２２を第２領域２３と第２領域２３との間を
エッチング除去する。第１導電型の高不純物密度の第３
領域１８は幅を２μｍ、第２領域２３の長さよりも１０
μｍ短くし、３．９９ｍｍとしてＮ型の低不純物密度領
域１６上の凸部に総数７９９本形成し、総全長を３１
８．８ｃｍとした。

【００５２】次に、第１導電型の高不純物密度の第３領
域１８を形成するために不純物として砒素をイオン注入
した後、熱拡散工程によりＮ＋型の高不純物密度領域１
８を形成する。Ｎ＋型の高不純物領域１８の不純物密度
は５×１０²⁰／ｃｍ³、拡散深さは０．３〜０．４μｍ
とした。

【００５３】次に、通常の全面ライトエッチング工程、
Ａｌ膜スパッタ成膜工程、ホトリソ工程、ドライエッチ
ング工程、アニールシンター工程によりＰ＋型ポリシリ
コン膜２２とＮ＋型の高不純物密度領域１８を接続した
金属電極２４を形成する。金属電極２４はＮ型の低不純
物密度領域１６に接しないように膜厚１．５μｍ、面積
は０．３９９８ｍｍ×０．３９９８ｍｍとした。

【００５４】次に、Ｎ＋型の高不純物密度基板１５の抵
抗を低減するため、Ｎ＋型の高不純物密度基板１５の裏
面を研磨除去し、Ｎ＋型の高不純物密度基板１５厚さを
２５０μｍとして、、Ｎｉメッキ、シンター工程を行な
い、裏面金属電極２０を形成した。次に、通常のダイシ
ング工程、ダイボンデイング工程、ワイヤボンデイング
工程、モールド工程を行ないチップサイズとして４．１
ｍｍ×４．１ｍｍ角の半導体整流装置を作製した。

【００５５】実施例５の半導体整流装置の特性は、第１
導電型の高密度基板電極２０側が負で第２領域２３と第
３領域１８を接続した電極側２４が正の場合はオン抵抗
として約０．０３０〜０．０３５Ωが得られ、また、第
１導電型の高密度基板電極２０側が正で第２領域２３と
第３領域１８を接続した電極２４側が負の場合は阻止電
圧として約２５Ｖが得られた。さらに、多数キャリアデ
バイスであるため高周波駆動に対して良好な結果が得ら
れた。

【００５６】また、実施例５では第１導電型をＮ型、ポ
リシリコン膜の電極をＰ型としたが、第１導電型をＰ
型、ポリシリコン膜の電極をＮ型とした構成を採用して
も良い。

【００５７】さらに、実施例１〜実施例５では半導体材
料としてＳｉ系材料を用いたが、ＧａＡｓ，ＩｎＰ等の
化合物半導材料を用いることでさらに高い高周波帯での
使用も可能になる。

【００５８】また、本発明の半導体整流装置は第２領域
と第３領域を接続した電極側が正の場合において、オン
時の使用電流とオン時の内部抵抗の積が０．２〜０．６
Ｖの範囲になるように設計すれば良い。

【００５９】さらに、本発明の半導体整流装置は低不純
物密度領域に延びる空乏層が互いに重なるように低不純
物密度領域の不純物密度と第２領域の間隔を設計すれば
よく、、不純物密度と第２領域の間隔は実施例１〜実施
例５の記載に限定されるものではない。低不純物密度領
域の不純物密度は１×１０¹²／ｃｍ³〜１×１０¹⁶／ｃ
ｍ³の範囲、第２領域の間隔は０．３１μｍ〜３６．０
μｍの範囲で適宜設計できる。また、低不純物密度領域
の厚さは阻止電圧に応じて設計すれば良い。

【００６０】

【発明の効果】以上のように、請求項１、請求項２およ
び請求項３の発明は、各電極間の正負の極性によりオン
オフ状態となるため、整流作用を行なうことができると
ともに、オン時損失を非常に少なくできる利点を有す
る。また、従来のＰｉＮ構造のダイオードと異なり、オ
フ時の小数キャリアの蓄積降下を生じないため、非常に
高周波動作が可能となる利点がある。さらに、２端子半
導体装置のため、従来のＤＭＯＳＦＥＴのように整流装
置として使用するためのゲート駆動制御回路が不要とな
るため、回路部品点数の低減により、低コスト、小型化
が図れるというような特有の効果を有する。

【図面の簡単な説明】

【図１】この発明の請求項１における半導体整流装置の
実施例を示す縦断面図である。

【図２】この発明の請求項２における半導体整流装置の
実施例を示す縦断面図である。

【図３】この発明の請求項１における半導体整流装置の
実施例を示す縦断面図である。

【図４】この発明の請求項２における半導体整流装置の
実施例を示す縦断面図である。

【図５】この発明の請求項１における半導体整流装置の
実施例を示す縦断面図である。

【図６】この発明の請求項２における半導体整流装置の
実施例を示す縦断面図である。

【図７】この発明の実施例１、実施例２および実施例３
の電流電圧特性図である。

【図８】この発明の第１導電型の低不純物密度の第１領
域の不純物密度と第２導電型の高不純物密度の第２領域
の間隔を示す図である。

【図９】この発明の第１導電型の低不純物密度の第１領
域の不純物密度と第２導電型の高不純物密度の第２領域
の間隔との関係を示す図である。

【図１０】従来のＰｉＮ構造ダイオードの縦断面図であ
る。

【図１１】従来のＤＭＯＳＦＥＴの縦断面図である。

【図１２】従来のＰｉＮ構造ダイオードおよびＤＭＯＳ
ＦＥＴの電流電圧特性図である。

【符号の説明】

１５第１導電型の高不純物密度基板１６第１導電型の低不純物密度の第１領域１７第２導電型の高不純物密度の第２領域１８第１導電型の高不純物密度の第３領域１９第２領域と第３領域を接続する金属電極２０基板裏面金属電極２１絶縁膜２２ポリシリコン膜の電極２３絶縁膜とポリシリコン膜の電極を積層した第２
領域２４ポリシリコン膜の電極と第３領域を接続する金
属電極２５第１導電型の比較的低い不純物密度領域２６第１導電型の比較的高い不純物密度領域２７比較的低不純物密度領域と比較的高い不純物密
度領域を積層した第１領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０２Ｍ 3/135 8726−5Ｈ (72)発明者塩田郁雄宮城県名取市高舘熊野堂字余方上５番地の 10・リコー応用電子研究所株式会社内

Claims

【特許請求の範囲】

【請求項１】第１導電型の高不純物密度基板上に第１導
電型の低不純物密度の第１領域を形成し、前記第１領域
の表面に第２導電型の高不純物密度の第２領域を前記第
１領域内に広がる空乏層が互いに重なる間隔、所定の長
さおよび深さで多数列形成し、さらに前記第２領域間の
前記第１領域の表面に第１導電型の高不純物密度の第３
領域を、前記第２領域より短い長さおよび所定の深さで
多数列形成し、かつ、前記高不純物密度基板の裏面に金
属電極を形成するとともに、前記第２領域と前記第３領
域とを接続するように金属電極を形成したことを特徴と
する半導体整流装置。
【請求項２】第１導電型の高不純物密度基板上に第１導
電型の低不純物密度の第１領域を形成し、前記第１領域
の表面に絶縁膜およびポリシリコン膜の電極を積層した
第２領域を、前記第１領域内に前記第２領域下で広がり
延びる空乏層が互いに重なる間隔、所定の長さで多数列
形成し、さらに前記第２領域間の前記第１領域の表面に
第１導電型の高不純物密度の第３領域を第２領域より短
いおよび所定の深さで多数列形成し、かつ、前記高不純
物密度基板の裏面に金属電極を形成するとともに、前記
第２領域と前記第３領域とを接続するように金属電極を
形成したことを特徴とする半導体整流装置。
【請求項３】前記第１領域を、前記高不純物密度基板側
においては比較的に低い不純物密度の低不純物密度領域
を有し、第１領域の表面側においては前記比較的低い低
不純物密度領域に比べて比較的に高い低不純物密度領域
を有する少なくとも２層の構造とした請求項１または請
求項２記載の半導体整流装置。