JPH06301571A - Ｃｐｕ搭載集積回路チップ及びエミュレータポッド - Google Patents

Abstract

(57)【要約】 【目的】 ＤＭＡコントローラの動作を、より効果的に
エミュレートする。 【構成】 エミュレーシュンモード時には、内部メモリ
１４のチップ内バス３０からのアクセスが一律に禁止さ
れる。内部資源アクセス表明回路３６は、アドレスデコ
ーダ部３４が出力するアクセス選択信号と、ＤＭＡコン
トローラ１６がバス使用許可を獲得したことを示す所定
のバス使用許可信号とに従って、内部メモリ１４のいず
れか１つがアドレス指定されたことを示す内部メモリア
クセス表明信号と、前記内部Ｉ／Ｏ回路１８のいずれか
１つがアドレス指定されたか又は前記ＤＭＡコントロー
ラのアクセス対象となったことを示す内部Ｉ／Ｏアクセ
ス表明信号との、２つの信号を独立生成する。これら２
つの信号に従って、ＤＭＡ時にも、データ入出力を正し
く制御できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ（central proc
essing unit ）及び該ＣＰＵにより所定のチップ内バス
を経由してアクセスされる内部メモリや内部Ｉ／Ｏ回路
が搭載されていると共に、前記ＣＰＵを介さず、前記チ
ップ内バスを経由して前記内部メモリや前記内部Ｉ／Ｏ
回路へと直接アクセスすることが可能なＤＭＡ（direct
memory access）コントローラが搭載されているＣＰＵ
搭載集積回路チップ（以降、このようなＣＰＵ及びＤＭ
Ａコントローラを共に搭載したものを、ＣＰＵ搭載集積
回路チップと称する）に係り、又は、このようなＣＰＵ
搭載集積回路チップが搭載される、該チップに対応する
ものを用いたターゲットシステムをデバッグするため、
該ターゲットシステム内の外部バスに接続される該チッ
プに対応するものをエミュレートする際に用いるエミュ
レータポッドに係り、特に、前記ＤＭＡコントローラの
動作を、より効果的にエミュレートすることができるＣ
ＰＵ搭載集積回路チップ及びエミュレータポッドに関す
る。

【０００２】

【従来の技術】電子機器の集積回路化は、電子機器全体
の大きさを小型化することができるだけでなく、電子機
器の信頼性の向上や消費電力の低減などの多くの利点を
有している。集積回路の設計に際しては、非常に多く
の設計工数を要する、従って、設計コストの占める割
合が極めて高い、ＴＡＴ（turn around time）が長く
なってしまう、このため、カスタム化が困難であると
いう課題がある。このような集積回路のカスタム化の課
題〜を解決するために、設計工程や製造工程中の少
なくとも一部を共通化して予め準備しておき、これ以外
の工程をカスタム化するという技術がある。

【０００３】このような技術による集積回路は、セミカ
スタム方式の集積回路と呼ばれ、スタンダードセル方式
の集積回路やゲートアレイ方式の集積回路などがある。
前記スタンダードセル方式の集積回路は、登録済みのセ
ル（機能ブロック）を集積回路に組み込む回路に従って
配置し、相互配線するという設計方式による集積回路で
ある。前記ゲートアレイ方式の集積回路は、配線工程以
前で加工される行列状に配置されたセル群を共通化し、
集積回路に組み込まれる回路に従って、これ以降の配線
工程を行うという方式の集積回路である。このようなセ
ミカスタム方式の集積回路によれば、設計時や生産時の
ＴＡＴやコストの低減を図ることができ、顧客に合せた
設計の集積回路を提供することができる。

【０００４】又、近年、このようなセミカスタム方式の
集積回路においては、ＣＰＵ（central processing uni
t ：中央処理装置）や、該ＣＰＵにてアクセスされるＲ
ＡＭ（random access memory）やＲＯＭ（read only me
mory）などのメモリやＩ／Ｏ（input ／output）などの
周辺回路のマクロライブラリが提供されているものがあ
る。このようなマクロライブラリが用意されているセミ
カスタム方式の集積回路によれば、ＣＰＵを含むカスタ
ム化された構成のマイクロコンピュータシステムを組み
込んだ集積回路（以降、ＣＰＵ搭載カスタム集積回路と
称する）をも提供することが可能である。

【０００５】従来から、このようなＣＰＵ搭載カスタム
集積回路を含め、マイクロプロセッサを用いたシステム
をエミュレートするための様々な技術が開示され用いら
れている。

【０００６】図１１は、従来のエミュレータの第１例の
構成を示すブロック図である。

【０００７】この図１１に示されるエミュレータは、前
記ＣＰＵ搭載カスタム集積回路をエミュレートするもの
である。又、該エミュレータは、ユーザターゲットシス
テムに搭載されているエミュレート対象となる前記ＣＰ
Ｕ搭載カスタム集積回路（以降、ターゲット集積回路と
も称する）の搭載位置、あるいはその近傍の所定接続箇
所にエミュレータ接続プラグ９０にて接続し利用され
る。例えば、前記ユーザターゲットシステム上の前記タ
ーゲット集積回路が搭載される集積回路ソケットに前記
エミュレータ接続プラグ９０を装着して用いる。当該エ
ミュレータは、主として、ＩＣＥ（in circuit emulato
r ）本体８０と、ポッド９２と、ブレッドボード９４
と、エミュレータ接続プラグ９０とにより構成されてい
る。

【０００８】前記ブレッドボード９４では、エミュレー
ト対象となるターゲット集積回路に組み込む回路が、デ
ィスクリート回路にて構成されている。例えば、該ブレ
ッドボード９４には、ＣＰＵチップ６０と、Ｉ／Ｏチッ
プ６２と、ＲＯＭチップ６４と、ＲＡＭチップ６６など
が搭載され、前記ターゲット集積回路に組み込む回路が
再現されている。又、このようなブレットボード９４に
対して、前記ＩＣＥ本体８０と前記ポッド９２とによっ
て、当該ブレッドボード９４に搭載されている前記ＣＰ
Ｕチップ６０のエミュレータが構成されているといえ
る。

【０００９】前記ポッド９２には、エミュレート対象と
なる前記ＣＰＵチップ６０と同一仕様のものが搭載され
ている。又、該ポッド９２に搭載されている該ＣＰＵ
は、前記ＩＣＥ本体８０にてその動作状態が観測できる
ようになっている。エミュレート中においては、前記ポ
ッド９２に搭載されたＣＰＵが動作し、該ＣＰＵの動作
を前記ＩＣＥ本体８０にて観測することによって、前記
ブレッドボード９４の動作を確認することができる。

【００１０】このような前記図１１に示されるようなエ
ミュレータによれば、前記ターゲット集積回路を作る前
であっても、その回路を前記ブレットボード９４にて実
現し、該ターゲット集積回路に組み込む回路のエミュレ
ートをすることができる。又、前記ターゲット集積回路
に組み込む回路はディスクリート回路となっているた
め、各配線の論理状態を容易に観測することができる。
例えば、前記ＣＰＵチップ６０が他の前記ＲＡＭチップ
６６などにアクセスする際に用いられるバスの論理状態
などは、比較的容易に観測することができる。

【００１１】図１２は、従来のエミュレータの第２例の
構成を示すブロック図である。

【００１２】この図１２に示されるエミュレータは、前
記図１１を用いて説明した第１例のエミュレータと同様
に、前記エミュレータ接続プラグ９０にて前記ユーザタ
ーゲットシステムの、例えば前記ターゲット集積回路が
搭載される集積回路ソケットに接続され、該ターゲット
集積回路のエミュレータとして用いられる。該エミュレ
ータは、主として、ＩＣＥ本体８０と、ポッド７６と、
エミュレータ接続プラグ９０とにより構成されている。

【００１３】前記ポッド７６には、前記ユーザターゲッ
トシステムに搭載されるものと同一、あるいは同一の形
態の前記ターゲット集積回路のユーザエンドチップ７０
が搭載されている。又、該ポッド７６には、前記ユーザ
エンドチップ７０を前記エミュレータ接続プラグ９０に
て前記ユーザターゲットシステムに接続して用いるため
の回路と、該ユーザエンドチップ７０の動作を前記ＩＣ
Ｅ本体８０にて観測するためのＩＣＥ用回路７４とが組
み込まれている。なお、前記ユーザエンドチップ７０に
は、例えば、ＣＰＵ部８２と、Ｉ／Ｏ部８４と、ＲＯＭ
部８６とが組み込まれ、内部バス７２にて接続されてい
る。

【００１４】このような前記図１２に示される従来のエ
ミュレータの第２例によれば、最終的な前記ユーザエン
ドチップ７０（前記ターゲット集積回路）を実際に前記
ユーザターゲットシステムに搭載し動作させた状態を、
より正確に再現し、エミュレートすることができる。従
って、前記ユーザターゲットシステムのハードウェア構
成の最終的な状態での、エミュレート精度を向上するこ
とができる。

【００１５】図１３は、従来のエミュレータの第３例に
用いるエミュレータポッドの構成を示すブロック図であ
る。

【００１６】この図１３においては、所定のＩＣＥ本体
と、所定のターゲットシステムとの間にあって用いられ
るエミュレータポッドの構成が示されている。該ターゲ
ットシステムには、ＣＰＵ及びこの周辺回路が組み込ま
れた、又、カスタム化された回路部分を有する集積回路
が搭載されている。

【００１７】該エミュレータポッドは、主として、ＣＰ
Ｕ搭載チップ１０と、エヴァチップ４４と、エミュレー
ションメモリ４６と、内部双方向データバスバッファ４
８と、エミュレータ用回路７４と、これらを接続する内
部バス５０とにより構成されている。

【００１８】又、前記ＩＣＥ本体には、前記エミュレー
タ用回路７４を介して接続されている。一方、前記ター
ゲットシステムへは、前記内部双方向データバスバッフ
ァ４８を介して接続されている。

【００１９】前記ＣＰＵ搭載チップ１０は、前記ターゲ
ットシステムに搭載される、エミュレート対象となる集
積回路に対応するものである。該ＣＰＵ搭載チップ１０
は、ＣＰＵ及び該ＣＰＵにより所定のチップ内バスを経
由してアクセスされるメモリが搭載されている。又、該
ＣＰＵ搭載チップ１０には、前記ＣＰＵを介さず、前記
チップ内バスを経由して前記メモリへと直接アクセスす
ることが可能なＤＭＡコントローラが搭載されている。
該ＣＰＵ搭載チップ１０は、エミュレーション等による
テストが完了した後、最終的には、前記内部双方向デー
タバスバッファ４８から所定のエミュレータ接続プラグ
にて接続される、前記ターゲットシステムの接続箇所へ
と、直接搭載されるものである。

【００２０】前記エヴァチップ４４は、前記ＣＰＵ搭載
チップ１０をエミュレートするにあたって用いられる、
該ＣＰＵ搭載チップ１０に搭載されている前記ＣＰＵと
同等なもの等が搭載されたチップである。

【００２１】前記エミュレーションメモリ４６は、前記
ＣＰＵ搭載チップ１０のエミュレーション中に、前記Ｃ
ＰＵ搭載チップ１０に内蔵されるメモリをエミュレート
するものである。内蔵されているメモリを該エミュレー
ションメモリ４６にてエミュレートすることにより、エ
ミュレーション中のメモリデータをより容易に、参照又
は設定変更することが可能である。これは、前記ＣＰＵ
搭載チップ１０に内蔵されるメモリに比べ、該エミュレ
ーションメモリ４６が、外付けされている等、そのアク
セスが比較的容易であるためである。

【００２２】又、該エミュレーションメモリ４６は、前
記ＣＰＵ搭載チップ１０のエミュレーション中に、該Ｃ
ＰＵ搭載チップ１０に内蔵されるＲＯＭについてもエミ
ュレートするものとなっている。

【００２３】前記ＣＰＵ搭載チップ１０を用いるターゲ
ットシステムは、アプリケーションプログラム等を記憶
する、ハードディスク装置等の外部記憶装置を備えない
場合が多い。外部記憶装置を備えない場合には、基本ソ
フトウェアだけでなく、アプリケーションプログラムに
ついても、前記ターゲットシステム上のＲＯＭに記憶さ
れる。又、集積度の面等の都合上、一般的には、基本ソ
フトウェアを含め、そのアプリケーションプログラム
は、前記ＣＰＵ搭載チップ１０中のＲＯＭに記憶され
る。

【００２４】前記ＩＣＥ本体での利用者の操作により、
その内容を比較的容易に変更可能なＲＡＭである前記エ
ミュレーションメモリ４６によって、前記ＣＰＵ搭載チ
ップ１０中のＲＯＭをエミュレートすることにより、Ｉ
ＣＥ利用者の様々な便宜を図ることが可能である。例え
ば、前述のようなアプリケーションプログラムのデバッ
グの際、確認されたプログラム上の不具合は、前記エミ
ュレーションメモリ４６のデータ変更で、即座に、又比
較的容易に対処することができる。又、このようなデー
タ変更にて改修されたプログラムによって、即座にデバ
ッグを続行することが可能である。

【００２５】前記内部双方向データバスバッファ４８
は、前記内部バス５０と、前記ターゲットシステムの前
記ＣＰＵ搭載チップ１０の最終搭載位置とを接続する際
に用いられる。該内部双方向データバスバッファ４８
と、所定のエミュレータ接続プラグ及びこれに関する所
定の接続ケーブルにて接続される。

【００２６】前記エミュレータ用回路７４には、前述の
ＩＣＥ本体８０と、当該エミュレータポッドとを接続す
るための回路が組み込まれている。該エミュレータ用回
路７４及び前記ＩＣＥ本体に接続する所定のケーブルに
て、前記ＣＰＵ搭載チップ１０の動作状態を操作した
り、その動作状態を観測することができる。

【００２７】このような従来のエミュレータの第３例に
よれば、前記第２例のものと同様に、前記ＣＰＵ搭載チ
ップ１０を実際に前記ターゲットシステムに搭載し動作
させた状態を、より正確に再現し、エミュレートするこ
とができる。従って、前記ターゲットシステムのハード
ウェア構成の最終的な状態により近い状態でエミュレー
トすることができ、そのエミュレート精度を向上するこ
とができる。又、本第３例によれば、そのエミュレート
中に前記ＣＰＵ搭載チップ１０の動作等を操作したり、
その動作を観測するためにアクセスされるメモリが、該
ＣＰＵ搭載チップ１０の外側の前記エミュレーションメ
モリ４６によるものとなり、前記第２例に比べ、より緻
密なアクセスを行うことが可能である。従って、本第３
例によれば、前記第２例に比べて、エミュレーション作
業能率をより向上することができる。

【００２８】なお、本第３例のエミュレート対象の集積
回路は、前述の如く、ＤＭＡコントローラが搭載されて
いる。このようなＤＭＡコントローラ等、ＣＰＵは介さ
ずメモリへと直接アクセスするものが搭載された集積回
路の、エミュレーションやデバッグに関する様々な技術
が開示されている。

【００２９】例えば、特開昭６２−２３９２４２では、
エミュレーションＣＰＵ、スーパバイザＣＰＵ及びエミ
ュレーションメモリを有するデバッグ装置に関する技術
が開示されている。これは、エミュレーション中に、エ
ミュレーションＣＰＵのバスの空きサイクルを利用し、
エミュレーションメモリのアクセスを行う手段を設ける
というものである。該特開昭６２−２３９２４２によれ
ば、エミュレーションＣＰＵによるエミュレーション処
理を中断することなく、前記スーパバイザＣＰＵによる
エミュレーションメモリアクセスを可能とすることがで
きる。

【００３０】又、特開平３−１３６１４３では、ＤＭＡ
機能と該ＤＭＡの状態を外部に知らせる機能を有するエ
ミュレータＣＰＵと、システム管理用ＣＰＵとを備えた
ＩＣＥに関する技術が開示されている。この技術で開示
されているＩＣＥでは、前記エミュレータＣＰＵと前記
システム管理用ＣＰＵとで共用のＤＭＡ転送用バッファ
メモリを備えている。又、前記エミュレータＣＰＵのＤ
ＭＡ転送制御プログラム格納メモリ及びＤＭＡ転送制御
回路を備えている。該特開平３−１３６１４３に対する
従来技術では、前記エミュレータＣＰＵが、ＤＭＡの処
理等を行うために、前記システム管理用ＣＰＵにてダウ
ンロードされた所定のオブジェクトプログラムを実行し
ていた。該特開平３−１３６１４３によれば、特に大容
量オブジェクトプログラムのときに時間を要してしまう
という、前述のようなダウンロードに関する問題を解決
することができる。

【００３１】又、特開平３−２４２７３４では、ＩＣＥ
及びＰＲＯＭ（programmable readonly memory ）エミ
ュレータの機能を併有するデバッグ装置に関する技術が
開示されている。これは、エミュレーションメモリを内
蔵するＩＣＥと、ＩＣＥへバス要求を出すことにより、
ＩＣＥをＤＭＡ状態に設定して、ＰＲＯＭエミュレータ
の機能に切り換える制御手段とを備えている。又、ター
ゲットボードのＰＲＯＭソケットへ接続可能な接続手段
と、制御手段による制御下で、制御手段を介してターゲ
ットシステムによる前記エミュレーションメモリのアク
セスを可能とする伝送手段とを備えている。このような
構成の該特開平３−２４２７３４によれば、単一の装置
をもって、ＩＣＥの機能と、ＰＲＯＭエミュレータの機
能とを発揮させることができ、設備コスト上、又操作上
有利なデバッグ装置を提供することができる。

【００３２】又、特開平４−２５９４５では、マイクロ
コンピュータを用いた、ＤＭＡ機能を備えたシステムに
用いるＩＣＥに関する技術が開示されている。これは、
ＤＭＡ機能を内蔵するマイクロコンピュータと、スーパ
バイザ割込み処理中であることを示す信号、及び、前記
スーパバイザ割込み処理中にＤＭＡ転送が発生したこと
を検出する回路を備える。又、前記検出信号により、ス
ーパバイザ割込み処理を中断する手段と、ＤＭＡ転送の
終了を検出する回路と、スーパバイザ割込み処理を行う
手段とを備えている。該特開平４−２５９４５で開示さ
れている技術によれば、前記スーパバイザ割込み処理中
にＤＭＡが発生した場合の問題を解決することができ
る。例えば、このようなＤＭＡが発生した場合、本来ユ
ーザプログラム領域のメモリと、Ｉ／Ｏとの間でＤＭＡ
転送を行わなければならない場合に、Ｆ／ＷメモリとＩ
／Ｏとの間でＤＭＡ転送を行ってしまい、前記Ｆ／Ｗメ
モリのデータを破壊してしまうという問題を解決するこ
とができる。

【００３３】又、特開平４−１１１１３６では、ＣＰＵ
と、そのＣＰＵの介在無しに各種デバイス間のデータ転
送を実行するＤＭＡ制御回路と、エミュレータが接続さ
れる信号端子とを備えた制御用ＬＳＩに関する技術が開
示されている。これは、まず、動作モードとして、上記
ＣＰＵの制御により各種動作を実行する通常モードと、
上記ＣＰＵに代わって上記信号端子に接続されたエミュ
レータの制御により、各種動作を実行するエミュレーシ
ョンモードとを有している。又、上記エミュレーション
モードで上記ＤＭＡ制御回路がデータ転送を行う場合に
は、上記各種デバイス間で転送しているデータを、並行
して、上記エミュレータに送出するデータモニタ手段を
備えている。このような構成の該特開平４−１１１１３
６によれば、従来あった、ＩＣＥ側のプログラムにより
ＤＭＡ転送を実行する場合、ＩＣＥは、前記制御用ＬＳ
ＩのＣＰＵからデータ信号を受け取ることができず、デ
バイス間で転送されているデータを監視することができ
ないという問題を解決することができる。

【００３４】

【発明が達成しようとする課題】しかしながら、前述し
た従来のエミュレーションやデバッグ等に関する技術に
おいては、前記ＣＰＵ搭載集積回路チップのエミュレー
ションやデバッグを行う際には、前記特開平４−２５９
４５や前記特開平４−１１１１３６等で言及されている
問題があった。即ち、ＤＭＡ転送されたデータを監視し
たり設定することができないという問題である。又、こ
れら特開平４−２５９４５や特開平４−１１１１３６に
ついても、それぞれ問題を有している。

【００３５】例えば、前記特開平４−２５９４５では、
ＤＭＡ転送が発生した際には、前記スーパバイザ割込み
処理を中断するようにしている。従って、このような制
限により、ターゲットシステムの正確なエミュレーショ
ンができなくなってしまう恐れが生じてしまう。

【００３６】又、特開平４−１１１１３６についても、
前述の如く、ＤＭＡデータ転送を行う場合には、これと
並行してエミュレータへのデータを転送するという構成
上、エミュレーション対象となるターゲットシステムの
構成に種々の制限が生じてしまう。該特開平４−１１１
１３６を適用できるターゲットシステムは、ＤＭＡ転送
されるデータに係る入出力デバイスが、そのＤＭＡ制御
回路を備えた前記制御用ＬＳＩの外部回路である必要が
ある。即ち、ＤＭＡ制御回路と共に、ＤＭＡに関するメ
モリ及び入出力デバイスが、１つの制御用ＬＳＩに集積
されたものについては、該特開平４−１１１１３６を適
用することはできない。

【００３７】本発明は、前記従来の問題点を解決するべ
く成されたもので、ＣＰＵ及び該ＣＰＵにより所定のチ
ップ内バスを経由してアクセスされる内部メモリや内部
Ｉ／Ｏ回路と共に搭載されている、前記チップ内バスを
経由して前記内部メモリや前記内部Ｉ／Ｏ回路へと直接
アクセスするために用いられるＤＭＡコントローラの動
作を、より効果的にエミュレートすることができるＣＰ
Ｕ搭載集積回路チップ及びエミュレータポッドを提供す
ることを目的とする。

【００３８】

【課題を達成するための手段】本願の第１発明のＣＰＵ
搭載集積回路チップは、ＣＰＵ及び該ＣＰＵにより所定
のチップ内バスを経由してアクセスされる内部メモリや
内部Ｉ／Ｏ回路が搭載されていると共に、前記ＣＰＵを
介さず、前記チップ内バスを経由して前記内部メモリや
前記内部Ｉ／Ｏ回路へと直接アクセスするために用いら
れるＤＭＡコントローラが搭載されているＣＰＵ搭載集
積回路チップにおいて、チップ外から入力されるエミュ
レーションモード信号にて通常モードが伝達されたとき
には、通常に動作させている前記内部メモリについて、
該信号にてエミュレーションモードが伝達されたときに
は、前記チップ内バスから前記内部メモリへのアクセス
を禁止させるエミュレーションモード制御回路と、前記
内部メモリや前記内部Ｉ／Ｏ回路がアドレス指定された
ことを検出し、前記内部メモリそれぞれや、前記内部Ｉ
／Ｏ回路それぞれのアクセス選択信号を出力するアドレ
スデコーダ部と、少なくとも前記アクセス選択信号に従
って、前記内部メモリのいずれか１つがアドレス指定さ
れたことを示す内部メモリアクセス表明信号を生成する
と共に、少なくとも前記アクセス選択信号と前記ＤＭＡ
コントローラがバス使用許可を獲得したことを示す所定
のバス使用許可信号とに従って、前記内部Ｉ／Ｏ回路の
いずれか１つがアドレス指定されたか又は前記ＤＭＡコ
ントローラのアクセス対象となったことを示す内部Ｉ／
Ｏアクセス表明信号を生成するという、これら２つの信
号を独立生成する内部資源アクセス表明回路とを備え、
前記内部メモリアクセス表明信号と前記内部Ｉ／Ｏアク
セス表明信号とが、当該ＣＰＵ搭載集積回路チップの外
部へと出力されていることにより、前記課題を達成した
ものである。

【００３９】又、前記第１発明のＣＰＵ搭載集積回路チ
ップにおいて、前記エミュレーションモード制御回路
が、チップ外から入力されるデバッグモード信号にて通
常モードが伝達されたときには、通常に動作している前
記ＣＰＵ及び前記内部メモリについて、該信号にてデバ
ッグモードが伝達されたときには、前記ＣＰＵの動作を
停止させ、且つ、前記チップ内バスから前記内部メモリ
へのアクセスを禁止させることにより、前記課題を達成
すると共に、前記デバッグモード中には、外部のＣＰＵ
にてエミュレーションできるようにしたものである。

【００４０】又、本願の第２発明のエミュレータポッド
は、ＣＰＵ及び該ＣＰＵにより所定のチップ内バスを経
由してアクセスされる内部メモリや内部Ｉ／Ｏ回路が搭
載されていると共に、前記ＣＰＵを介さず、前記チップ
内バスを経由して前記内部メモリや前記内部Ｉ／Ｏ回路
へと直接アクセスするために用いられるＤＭＡコントロ
ーラが搭載されているＣＰＵ搭載集積回路チップが搭載
される、該チップ、あるいは該チップに対応するものを
用いたターゲットシステムをデバッグするため、該ター
ゲットシステム内の外部バスに接続される該チップある
いは該チップに対応するものをエミュレートする際に用
いるエミュレータポッドにおいて、エミュレータポッド
上の前記チップ内部の前記チップ内バスへと、該チップ
内部に備える双方向データバスバッファを経由して接続
されている内部バスと、前記チップ内バスに接続され、
且つ、前記チップ内に搭載されている所定の回路に対し
て、少なくともエミュレーション時に置換されるエミュ
レーション周辺回路と、前記チップが出力する、前記内
部メモリのいずれか１つがアドレス指定されたことを示
す内部メモリアクセス表明信号と、前記内部Ｉ／Ｏ回路
のいずれか１つがアドレス指定されたか又は前記ＤＭＡ
コントローラのアクセス対象となったことを示す内部Ｉ
／Ｏアクセス表明信号との、少なくともこれら２つの信
号を入力し、前記内部バスと前記外部バスとの間でのデ
ータ入出力の有無及びその入出力方向を伝達する信号を
生成する方向制御回路と、該方向制御回路が生成する信
号に従って動作し、前記内部バスと前記外部バスとの間
でのデータ入出力を行う内部双方向データバスバッファ
とを備えたことにより、前記課題を達成したものであ
る。

【００４１】又、前記第２発明のエミュレータポッドに
おいて、前記エミュレーション周辺回路が、前記チップ
内のＣＰＵに対して、少なくともエミュレーション時に
置換される、ＣＰＵ機能を有するエヴァチップを備えた
ことにより、前記課題を達成すると共に、前記デバッグ
モードでは、前記エヴァチップが備えるＣＰＵ機能を用
いるようにしたものである。

【００４２】

【作用】本発明は、ＣＰＵ及び該ＣＰＵによりアクセス
されるメモリが搭載されている集積回路において、特
に、データ転送能率を向上させるために、ＤＭＡコント
ローラを更に備えたものについて、その利用が多くなっ
ている点を配慮し、そのエミュレーション効率を向上さ
せる点に着目して成されたものである。

【００４３】前記ＣＰＵ搭載集積回路チップでは、その
内蔵するＣＰＵのプログラムのデバッグが行われる。
又、このようなＣＰＵ搭載集積回路チップが、例えばカ
スタム化された回路部分を有するものについては、該カ
スタム化された回路部分のハード的な設計内容の検証の
必要がある。これらの作業のためには、そのＣＰＵ搭載
集積回路チップのエミュレーションを行う必要がある。
又、このようなエミュレーションの際には、前記ＤＭＡ
コントローラの動作を、より効果的にエミュレートする
ことが必要である。本発明は、このような点に基づいて
成されたものである。

【００４４】図１は、本発明の要旨を示すブロック図で
ある。

【００４５】この図１に示されるＣＰＵ搭載集積回路チ
ップ１０は、前記第１発明に係るものである。又、エミ
ュレータポッド１は、前記第２発明に係るものである。

【００４６】まず、前記ＣＰＵ搭載集積回路チップ１０
は、少くとも、ＣＰＵ１２と、内部メモリ１４と、ＤＭ
Ａコントローラ１６と、内部Ｉ／Ｏ回路１８と、チップ
内バス３０と、アドレスデコーダ部３４と、内部資源ア
クセス表明回路３６とを備える。又、必要に応じて、チ
ップ内双方向データバスバッファ２８を備える。前記内
部メモリ１４についても、又、前記内部Ｉ／Ｏ回路１６
についても、それぞれ複数備えるようにしてもよい。

【００４７】又、前記エミュレータポッド１について
は、前述のようなＣＰＵ搭載集積回路チップ１０を搭載
すると共に、エミュレーションメモリ４６等のエミュレ
ーション周辺回路と、方向制御回路４５と、内部双方向
データバスバッファ４８と、内部バス５０と、例えば更
にエミュレータ用回路７４を備える。

【００４８】なお、エミュレーションモード制御回路、
即ち、チップ外から入力されるエミュレーションモード
信号にて通常モードが伝達されたときには、通常に動作
させている前記内部メモリについて、該信号にてエミュ
レーションモードが伝達されたときには、前記チップ内
バスから前記内部メモリへのアクセスを禁止させるエミ
ュレーションモード制御回路は、前記ＣＰＵ搭載集積回
路チップ１０の各部に設けられ、特に前記内部メモリ１
４周辺等に設けられている。又、前記エミュレーション
モード信号は、前記エミュレータポッド１において、前
記エミュレータ用回路７４等によって利用者が行う設定
操作に従って生成される。該設定操作は、「通常モー
ド」や「エミュレーションモード」等を設定するもので
ある。

【００４９】まず、前記ＣＰＵ搭載集積回路チップ１０
において、前記ＣＰＵ１２は、所定の前記チップ内バス
３０を経由して、通常モード時には、前記内部メモリ１
４等の周辺回路をアクセスする。該ＣＰＵ１２のこのよ
うなアクセス対象には、例えば内部Ｉ／Ｏ回路等も含ま
れる。

【００５０】一方、前記ＤＭＡコントローラ１６につい
ても、前記図２の前記ＤＭＡコントローラ１６の一点鎖
線に示される如く、通常モード時には、前記チップ内バ
ス３０を経由して、前記内部メモリ１４や、前記内部Ｉ
／Ｏ回路１８へと直接アクセスするために用いられる。
即ち、該ＤＭＡコントローラ１６は、前記ＣＰＵ１２を
介さず、直接前記内部メモリ１４や前記内部Ｉ／Ｏ回路
１８、又、前記チップ内バス３０等を用いて、当該ＣＰ
Ｕ搭載集積回路チップ１０の外部のメモリやＩ／Ｏ回路
に直接アクセスする際にも用いられる。該ＤＭＡコント
ローラ１６は、前記チップ内バス３０を介したデータ転
送を専用に行うものであり、前記ＣＰＵ１２を経由した
データ転送に比べ、これを能率良く行うことが可能であ
る。

【００５１】前記アドレスデコーダ部３４は、前記内部
メモリ１４や前記内部Ｉ／Ｏ回路１８がアドレス指定さ
れたことを検出し、前記内部メモリ１４それぞれや、前
記内部Ｉ／Ｏ回路１８それぞれのアクセス選択信号を出
力する。前記アクセス選択信号は、いわゆるチップセレ
クト信号に相当するものである。本発明では、前記内部
メモリ１４や前記内部Ｉ／Ｏ回路１８は１つに集積され
ており、独立したチップでないため、前述のような信号
を、チップセレクト信号と称さず、アクセス選択信号と
称する。

【００５２】前記内部資源アクセス表明回路３６は、前
記アクセス選択信号と、前記ＤＭＡコントローラ１６が
バス使用許可を獲得したことを示す所定のバス使用許可
信号とに従って、内部メモリアクセス表明信号と内部Ｉ
／Ｏアクセス表明信号とを、独立生成する。

【００５３】前記内部メモリアクセス表明信号は、前記
内部メモリ１４のいずれか１つがアドレス指定されたこ
とを示す。前記内部Ｉ／Ｏアクセス表明信号は、前記内
部Ｉ／Ｏ回路１８のいずれか１つがアドレス指定された
か又は前記ＤＭＡコントローラのアクセス対象となった
ことを示す。前記内部メモリアクセス表明信号と前記内
部Ｉ／Ｏアクセス表明信号とは、いずれも、当該ＣＰＵ
搭載集積回路チツプの外部へと出力される。

【００５４】前記チップ内双方向データバスバッファ２
８は、当該ＣＰＵ搭載集積回路チップ１０が前記エミュ
レータポッド１に搭載される場合には、当該ＣＰＵ搭載
集積回路チップ上の前記チップ内バス３０と、前記エミ
ュレータポッド１内の前記内部バス５０とを接続する。
又、該チップ内双方向データバスバッファ２８は、当該
ＣＰＵ搭載集積回路チップ１０が直接前記ターゲットシ
ステムへと搭載される場合には、当該ＣＰＵ搭載集積回
路チップ１０中の前記チップ内バス３０と、前記ターゲ
ットシステムの、例えば該ターゲットシステムのバス、
例えば該ターゲットシステムの外部バスとを接続する。

【００５５】次に、前記エミュレータポッド１の構成に
ついては、まず、前記エミュレーションメモリ４６は、
前記エミュレーション周辺回路の１つとして、エミュレ
ーションモード時には、前記ＣＰＵ搭載集積回路チップ
１０中の前記内部メモリ１４をエミュレートする。即
ち、このようなエミュレーションモード時には、前記Ｃ
ＰＵ１２は、前記内部メモリ１４へアクセスする際に
は、該内部メモリ１４へアクセスする代わりに、当該エ
ミュレーションメモリ４６へとアクセスする。

【００５６】前記方向制御回路４５は、前記ＣＰＵ搭載
集積回路チップ１０が出力する、前記内部メモリ１４の
いずれか１つがアドレス指定されたことを示す内部メモ
リアクセス表明信号と、前記内部Ｉ／Ｏ回路１８のいず
れか１つがアドレス指定されたか又は前記ＤＭＡコント
ローラ１６のアクセス対象となったことを示す内部Ｉ／
Ｏアクセス表明信号との、２つの信号を入力する。又、
該方向制御回路４５は、少なくともこれら２つの信号に
基づいて、又、前記ＣＰＵ１２や前記ＤＭＡコントロー
ラ１６が出力する、例えば、書き込み中信号や読み出し
中信号を必要に応じて用いて、前記内部バスと前記外部
バスとの間でのデータ入出力の有無及びその入出力方向
を伝達する信号を生成する。

【００５７】前記内部双方向データバスバッファ４８
は、該方向制御回路４５が生成する信号に従って動作
し、前記内部バス５０と前記外部バスとの間でのデータ
入出力を行う。該内部双方向データバスバッファ４８
は、前記ＣＰＵ１２や前記ＤＭＡコントローラ１６が出
力する、例えば、書き込み中信号や読み出し中信号を必
要に応じて用いてもよい。

【００５８】なお、該内部双方向データバスバッファ４
８や前記方向制御回路４５が用いることができるこのよ
うな書き込み中信号や読み出し中信号には、例えば一般
的なＣＰＵが出力する読み出し中信号Ｒ／（Ｗバー）等
がある。又、ＤＭＡコントローラが出力する、メモリ読
み出し中信号ＭＥＭＲ、メモリ書き込み中信号ＭＥＭ
Ｗ、Ｉ／Ｏ読み出し中信号ＩＯＲやＩ／Ｏ書き込み信号
ＩＯＷを用いてもよい。

【００５９】又、前記エミュレータ用回路７４は、前記
ＣＰＵ１２にてアクセスされる前記エミュレーションメ
モリ４６のデータを、エミュレータの利用者が設定した
り観測するために用いられる。又、前記内部双方向デー
タバスバッファ４８は、前記ＣＰＵ１２が前記ターゲッ
トシステムへとアクセスする際に用いられる。

【００６０】このような構成の前記ＣＰＵ搭載集積回路
チップ１０や、該ＣＰＵ搭載集積回路チップ１０を搭載
した前記エミュレータポッド１は、通常モード時には、
この図１の破線で示されるような動作を行う。例えば、
前記ＣＰＵ１２は、前記ＣＰＵ搭載集積回路チップ１０
内に、共に搭載されている前記内部メモリ１４へとアク
セスする。又、前記ＤＭＡコントローラ１６について
は、前記図１で一点鎖線で示される該ＤＭＡコントロー
ラ１６による制御によって、前記内部メモリ１４や前記
内部Ｉ／Ｏ回路等の間でのデータ転送がなされる。

【００６１】一方、前記エミュレーションモード時に
は、この図１の実線で示されるような動作を行う。例え
ば、前記ＣＰＵ１２は、前記内部メモリ１４へアクセス
する代わりに、前記エミュレータポッド１上の前記エミ
ュレーションメモリ４６へとアクセスする。

【００６２】しかしながら、このようなエミュレーショ
ンモード時に、従来、前記ＤＭＡコントローラ１６につ
いては、前記内部メモリ１４にアクセスするものとなっ
ていた。

【００６３】従って、このようなエミュレーションモー
ド時に、従来、前記ＣＰＵ１２については前記エミュレ
ーションメモリ４６をアクセスする一方、前記ＤＭＡコ
ントローラ１６については、前記内部メモリ１４にアク
セスするものとなっていた。従って、従来、前記エミュ
レーションモード時に、前記ＤＭＡコントローラ１６が
動作する場合には、正常な動作結果を得ることはできな
かった。

【００６４】本発明においては、従来あったこのような
問題を解決するために、前記ＣＰＵ搭載集積回路チップ
１０上に、前記図１に示す如く、前記アドレスデコーダ
部３４と、前記内部資源アクセス表明回路３６とを備え
るようにしている。又、該内部資源アクセス表明回路３
６から出力される前記内部メモリアクセス表明信号と前
記内部Ｉ／Ｏアクセス表明信号とを、当該ＣＰＵ集積回
路チップ１０の外部へと出力するようにしている。

【００６５】なお、前記アドレスデコーダ部３４につい
ては、従来から当該ＣＰＵ搭載集積回路チップ１０上に
備えられているものを流用するようにしてもよい。即
ち、前記図１において、前記ＣＰＵ搭載集積回路チップ
１０内部の、例えば前記内部メモリ１４について（該内
部メモリ１４が複数備えられている場合には、それぞれ
の該内部メモリ１４について）、前記内部Ｉ／Ｏ回路１
８について（該内部Ｉ／Ｏ回路１８が複数備えられてい
る場合には、それぞれの該内部Ｉ／Ｏ回路１８につい
て）、それぞれが前記ＣＰＵ１２によってアドレス指定
されたことを検出したり、前記ＤＭＡコントローラ１６
により制御されながらアクセスされることを検出するた
めに備えられた、従来からあるアドレスデコーダを流用
するようにしてもよい。

【００６６】更に、前記第２発明においては、前記エミ
ュレータポッド１上に前記方向制御回路４５を備えるよ
うにしている。又、該エミュレータポッド１上に搭載さ
れた前記ＣＰＵ搭載集積回路チップ１０に対しては、所
定のエミュレーションモード信号を入力するようにして
いる。該エミュレーションモード信号は、「通常モー
ド」かあるいは「エミュレーションモード」であるかを
伝達する信号である。

【００６７】このようなエミュレーションモード信号に
従って、前記ＣＰＵ搭載集積回路チップ１０は、前記エ
ミュレーションモード時には、少なくとも前記ＣＰＵ搭
載集積回路チップ１０内部の前記内部メモリ１４へのア
クセスを禁止するようにしている。又、このようなエミ
ュレーションモード時には、前記エミュレータポッド
は、前記内部メモリ１４へのアクセスを、前記エミュレ
ーションメモリ４６へのアクセスへと置換するようにし
ている。このような前記内部メモリ１４の前記エミュレ
ーションメモリ４６へのエミュレーションモード時にお
ける置換は、前記ＤＭＡコントローラ１６の動作時にも
一律に行うようにしている。

【００６８】従って、前記ＤＭＡコントローラ１６によ
って制御される、前記内部メモリ１４と前記内部Ｉ／Ｏ
回路１８との間のデータ転送は、前記エミュレーション
モード時には、前記エミュレーションメモリ４６と前記
内部Ｉ／Ｏ回路１８との間のデータ転送へと置換され
る。又、前記ＤＭＡコントローラ１６によって制御され
る、前記内部メモリ１４と当該ＣＰＵ搭載集積回路チッ
プ１０の外部の所定のＩ／Ｏ回路との間のデータ転送に
ついては、前記エミュレーションモード時には、前記エ
ミュレーションメモリ４６と前記ＣＰＵ搭載集積回路チ
ップ１０の外部のそのＩ／Ｏ回路との間のデータ転送に
置換される。

【００６９】本発明において、通常モードの場合にも、
又エミュレーションモードの場合にあって、このように
前記ＣＰＵ１２の動作時や、又、前記ＤＭＡコントロー
ラ１６の動作時に、前記内部メモリ１４を前記エミュレ
ーションメモリ４６へと置換するようにしても、本発明
では前述のように前記アドレスデコーダ部３４や前記内
部資源アクセス表明回路３６や前記方向制御回路４５を
用いることで、前記内部双方向データバスバッファでの
データ入出力の有無やその入出力方向を正しく制御する
ことができている。従って、本発明によれば、前記ＣＰ
Ｕ搭載集積回路チップ１０に搭載されている前記ＤＭＡ
コントローラ１６の動作を、より効果的にエミュレート
することができる。

【００７０】なお、本発明はこれに限定するものではな
いが、前記ＣＰＵ搭載集積回路チップ１０へと入力され
る所定の前記エミュレーションモード信号にて「エミュ
レーションモード」が伝達されているときに、当該ＣＰ
Ｕ搭載集積回路チップ１０内部の前記ＣＰＵ１２を、前
記エミュレータポッド１上に備えられたＣＰＵ機能を有
するエヴァチップへと置換するようにしてもよい。この
ように前記エミュレーションモード時に前記ＣＰＵ１２
をＣＰＵ機能を有する前記エヴァチップへと置換するよ
うにしたとしても、本発明の如く前記アドレスデコーダ
部３４や前記内部資源アクセス表明回路３６や前記方向
制御回路４５等を用いることで、例えば前記内部双方向
データバスバッファ４８を正しく制御することができ
る。

【００７１】なお、本発明は、前記ＣＰＵ搭載集積回路
チップ１０内に備える前記内部メモリ１４の個数や前記
内部Ｉ／Ｏ回路１８の個数を限定するものではない。前
記内部メモリ１４は少なくとも１つ備えていればよい。
又、前記内部Ｉ／Ｏ回路１８については、特に前記ＣＰ
Ｕ搭載集積回路チップ１０内に備えなくてもよい。即
ち、この場合には、前記ＤＭＡコントローラ１６は、前
記ＣＰＵ搭載集積回路チップ１０の外部の所定のＩ／Ｏ
回路と、前記ＣＰＵ搭載集積回路チップ１０内の前記内
部メモリ１４との間でＤＭＡ転送を行う際の制御が可能
なものとなる。又、この場合には、前記内部資源アクセ
ス表明回路３６は、少なくとも前記内部メモリアクセス
表明信号を生成するものであり、必ずしも前記内部Ｉ／
Ｏアクセス表明信号は生成しなくてもよい。

【００７２】なお、従来からある前記アドレスデコーダ
部３４の出力を、前記ＣＰＵ搭載集積回路チップ１０の
外部へと出力することも考えられる。しかしながら、該
アドレスデコーダ部３４の出力は、前記内部メモリ１４
毎のアクセス選択信号であり、又、前記内部Ｉ／Ｏ回路
１８毎のアクセス選択信号であり、前記内部メモリ１４
の個数の増加や、前記内部Ｉ／Ｏ回路１８の個数の増加
に従って増加してしまう。従って、該アドレスデコーダ
部３４が出力するこのような多数のアクセス選択信号を
当該ＣＰＵ搭載集積回路チップ１０外部へと出力するよ
うにした場合には、該ＣＰＵ搭載集積回路チップ１０の
入出力ピンを多数必要としてしまうという問題がある。
しかしながら、前記第１発明においては、前記アドレス
デコーダ部３４が出力する複数の前記アクセス選択信号
と、前記ＤＭＡコントローラ１６がバス使用許可を獲得
したことを示す所定のバス使用許可信号とに従って、僅
か２つの信号、即ち前記内部メモリアクセス表明信号と
前記内部Ｉ／Ｏアクセス表明信号との２つの信号を独立
生成し、これら２つの信号のみを当該ＣＰＵ搭載集積回
路チップ１０の外部へと出力することができ、必要とな
る入出力ピンの数は合計２個のみとなる。

【００７３】なお、前記方向制御回路４５を前記ＣＰＵ
搭載集積回路チップ１０内部に設けることも考えられ
る。しかしながら、後述する実施例の如く、前記方向制
御回路４５の回路規模は大きくなってしまう傾向があ
り、例えば用いる論理ゲート数は一般に多くなってしま
う。従って、このような規模が大きい前記方向制御回路
４５を前記ＣＰＵ搭載集積回路チップ１０内部に設けた
場合には、エミュレーション時にしか用いられない該方
向制御回路４５によって、該ＣＰＵ搭載集積回路チップ
１０の集積度を低下させてしまうという問題がある。な
お、前記アドレスデコーダ部３４の回路構成について
は、後述する実施例の如く、前記方向制御回路４５の回
路規模に比べ、一般的には小さなものとなっている。従
って、前記内部資源アクセス表明回路３６については、
前記ＣＰＵ搭載集積回路チップ１０内に設けたとして
も、該ＣＰＵ搭載集積回路チップ１０の集積度の低下は
少ない。

【００７４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００７５】図２は、本願発明が適用された第１実施例
のエミュレータポッドの構成を示すブロック図である。

【００７６】この図２においては、前記第２発明が適用
された第１実施例のエミュレータポッドの構成が示され
ている。又、この図２のＣＰＵ搭載集積回路チップ１０
においては、前記第１発明が適用されている。

【００７７】前記第１実施例のエミュレータポッドは、
主として、前記ＣＰＵ搭載集積回路チップ１０と、方向
制御回路４５と、エミュレーションメモリ４６と、内部
双方向データバスバッファ４８と、内部アドレスバスバ
ッファ４９と、エミュレータ用回路７４と、これらの間
のデータの受け渡し等に用いられる内部バス５０とによ
り構成されている。

【００７８】又、本実施例のエミュレータポッドにおい
ては、その内部において、信号ＩＭＦが生成されてい
る。該信号ＩＭＦについては、当該エミュレータポッド
内で用いられているだけでなく、前記ＣＰＵ搭載集積回
路チップ１０にも入力されている。又、前記ＣＰＵ搭載
集積回路チップ１０からは、信号ＩＭＥＭと信号ＩＩＯ
とが出力されている。

【００７９】前記信号ＩＭＥＭは、前記ＣＰＵ搭載集積
回路チップ１０内の前記内部メモリのいずれか１つがア
ドレス指定されたことを示す内部メモリアクセス表明信
号に相当する。又、前記信号ＩＩＯは、前記ＣＰＵ搭載
集積回路チップ１０内の前記内部Ｉ／Ｏ回路のいずれか
１つがアドレス指定されたか又は前記ＤＭＡコントロー
ラのアクセス対象となったことを示す内部Ｉ／Ｏアクセ
ス表明信号に相当する。これら信号ＩＭＥＭ及び信号Ｉ
ＩＯは、前記内部双方向データバスバッファ４８にて用
いられている。

【００８０】なお、前記信号ＩＭＦについては、前述の
如く、前記エミュレータポッド内で生成することに限ら
れるものではない。例えば、該エミュレータポッドが接
続されるＩＣＥ本体にて、前記信号ＩＭＦを生成するよ
うにしてもよい。あるいは、前記信号ＩＭＦの論理状態
を、一律に、前記エミュレータポッドへの前記ＣＰＵ搭
載集積回路チップ１０の搭載の有無にて設定してしまっ
てもよい。即ち、前記エミュレータポッドへと前記ＣＰ
Ｕ搭載集積回路チップ１０を搭載すると、前記信号ＩＭ
Ｆにて前記エミュレーションモードを伝達するようにし
てもよい。この場合、未搭載時には、前記信号ＩＭＦに
て、前記通常モードが伝達されるようにする。

【００８１】まず、この図２において、前記エミュレー
ションメモリ４６は、前記エミュレーションモード時
に、前記ＣＰＵ搭載集積回路チップ１０内の後述する内
部メモリ１４に置き換えられるものである。即ち、前記
エミュレーションモード時には、前記ＣＰＵ搭載集積回
路チップ１０内の、後述するＣＰＵ１２や後述するＤＭ
Ａコントローラ１６は、前記内部メモリ１４に代えて、
当該エミュレーションメモリ４６をアクセスする。

【００８２】又、前記方向制御回路４５は、前記信号Ｉ
ＭＥＭと前記信号ＩＩＯを入力する。又、該方向制御回
路４５は、これら２つの信号に従って、前記内部バス５
０と前記外部バスとの間でのデータ入出力の有無及びそ
の入出力方向を伝達する信号ＯＥ及び信号ＤＩＲを生成
する。該信号ＯＥは、前記内部双方向データバスバッフ
ァ４８の前記外部バス側をハイインピーダンス状態とす
るとき“０”となり、該外部バス側へとデータを出力す
るとき“１”となる。該信号ＤＩＲは、前記内部双方向
データバスバッファ４８でのデータ入出力方向を伝達す
るものである。即ち、該信号ＤＩＲが“０”のとき、デ
ータ入出力方向は前記外部バスから前記内部バス５０へ
の方向となる。該信号ＤＩＲが“１”のとき、前記内部
バス５０から前記外部バスへの方向となる。

【００８３】前記内部双方向データバスバッファ４８
は、当該エミュレータポッドをターゲットシステムへと
接続する際に用いられる。前記ＣＰＵ搭載集積回路チッ
プ１０内の後述するＣＰＵ１２や後述するＤＭＡコント
ローラ１６は、前記ターゲットシステムへとアクセスす
る際には、前記エミュレーションモード時にも、又、前
記通常モード時にも、当該内部双方向データバスバッフ
ァ４８を介してアクセスする。当該内部双方向データバ
スバッファ４８のデータ入出力方向の制御は、前述の信
号ＯＥ及び信号ＤＩＲに従って行われる。

【００８４】なお、前記信号ＩＭＦは、本願発明のエミ
ュレーションモード信号に相当するものである。又、前
記信号ＤＥＮについては、本願発明のデータイネーブル
信号に相当するものである。

【００８５】図３は、前記第１実施例に用いられている
前記ＣＰＵ搭載集積回路チップの構成を示すブロック図
である。

【００８６】この図３に示される前記ＣＰＵ搭載集積回
路チップ１０は、特に前記第１発明が適用され、主とし
て、ＣＰＵ１２と、内部メモリ１４a 及び１４b と、Ｄ
ＭＡコントローラ１６と、内部Ｉ／Ｏ回路１８a 及び１
８b と、アドレスデコーダ部３４と、内部資源アクセス
表明回路３６と、チップ内双方向データバスバッファ２
８と、データバス方向制御回路２６とにより構成されて
いる。即ち、本実施例においては、前記内部メモリ１４
a 及び１４b が合計２個であり、前記内部Ｉ／Ｏ回路１
８a 及び１８b が合計２個となっている。これらメモリ
１４a 及び１４b 、前記ＣＰＵ１２、前記ＤＭＡコント
ローラ１６、又前記内部Ｉ／Ｏ回路１８a 及び１８b
は、前記図１に示される対応するのものに相当する。

【００８７】前記アドレスデコーダ部３４は、前記チッ
プ内バス３０を構成するチップ内アドレスバスから、ア
ドレス信号を入力する。又、該アドレスデコーダ部３４
は、該アドレス信号に従って、当該ＣＰＵ搭載集積回路
チップ１０内の各部分のアドレス指定の有無を検出す
る。即ち、前記内部メモリ１４a がアドレス指定された
場合、信号ＣＳＭ１を“１”とし、前記内部メモリ１４
b がアドレス指定された場合、信号ＣＳＭ２を“１”と
する。該アドレスデコーダ部３４は、前記ＤＭＡコント
ローラ１６がアドレス指定された場合、信号ＣＳＤＭＡ
を“１”とし、前記内部Ｉ／Ｏ回路１８a がアドレス指
定された場合、信号ＣＳＩＯ１を“１”とし、前記内部
Ｉ／Ｏ回路１８b がアドレス指定された場合、信号ＣＳ
ＩＯ２を“１”とする。これら信号ＣＳＭ１、ＣＳＭ
２、ＣＳＤＭＡ、ＣＳＩＯ１及びＣＳＩＯ２は、それぞ
れ対応するこれら内部メモリ１４a や内部Ｉ／Ｏ回路１
８a 等に入力されていると共に、前記内部資源アクセス
表明回路３６にも入力されている。

【００８８】又、前記内部Ｉ／Ｏ回路１８a にて、デー
タの入出力要求が発生すると、これをＤＭＡ転送するた
めに、該内部Ｉ／Ｏ回路１８a から前記ＤＭＡコントロ
ーラ１６へと入力される信号ＤＲＥＱ１が“１”とな
る。一方、前記内部Ｉ／Ｏ回路１８b にてデータの入出
力要求が発生すると、これに伴ったＤＭＡ転送を行うた
めに、該内部Ｉ／Ｏ回路１８b から前記ＤＭＡコントロ
ーラ１６へと入力される信号ＤＲＥＱ２が“１”とな
る。

【００８９】このように前記信号ＤＲＥＱ１又は前記信
号ＤＲＥＱ２のいずれか一方が“１”となると、前記Ｄ
ＭＡコントローラ１６は、当該ＤＭＡコントローラ１６
から前記ＣＰＵ１２へと入力される信号ＨＲＥＱを
“１”とする。該信号ＨＲＥＱは、前記ＤＭＡコントロ
ーラ１６が前記ＣＰＵ１２に対して、前記チップ内バス
３０のバス使用権の移譲を要求する信号である。即ち、
該信号ＨＲＥＱが“１”のときに、バス使用権要求とな
る。

【００９０】又、このように前記信号ＨＲＥＱが“１”
となると、前記ＣＰＵ１２は、前記チップ内バス３０の
利用を中止する。又、この後に、該ＣＰＵ１２から前記
ＤＭＡコントローラ１６に入力される信号ＨＬＤＡを
“１”とする。

【００９１】前記ＤＭＡコントローラ１６は、前記信号
ＨＬＤＡが“１”となると、前記チップ内バス３０を用
いたＤＭＡ転送を行うべく、信号ＤＡＣＫ１又は信号Ｄ
ＡＣＫ２を出力する。即ち、前記信号ＤＲＥＱ１が
“１”となっていた場合には、前記信号ＤＡＣＫ１を
“１”とする。一方、前記信号ＤＲＥＱ２が“１”とな
っていた場合には、前記信号ＤＡＣＫ２を“１”とす
る。

【００９２】前記内部Ｉ／Ｏ回路１８a は、前記信号Ｄ
ＡＣＫ１が“１”となったことにより、前記チップ内バ
ス３０を用いた所定メモリに対するデータのＤＭＡ転送
を開始する。又、前記内部Ｉ／Ｏ回路１８b について
も、前記信号ＤＡＣＫ２が“１”となると、前記チップ
内バス３０を用いた入出力データのＤＭＡ転送を開始す
る。なお、これら信号ＤＡＣＫ１及びＤＡＣＫ２が
“１”となったときには、まず、前記内部Ｉ／Ｏ回路１
８a 及び前記内部Ｉ／Ｏ回路１８b は、ＤＭＡ転送にあ
たって必要とされる、入出力ポートの設定等を行う。
又、前記信号ＤＡＣＫ１及び前記信号ＤＡＣＫ２は、前
記内部資源アクセス表明回路３６にも入力されている。

【００９３】なお、本実施例の前記ＣＰＵ搭載チップ１
０において前記第１発明を適用するにあたり、該第１発
明の前記エミュレーションモード制御回路は、前記図３
の前記内部メモリ１４内に備えられている。これは、前
記信号ＩＭＦによってエミュレーションモード中である
ことが伝達されたとき、前記内部メモリ１４の、前記チ
ップ内バスからのアクセスを禁止するものである。具体
的には、前記内部メモリ１４内に設けられた所定の回路
によるものである。

【００９４】図４は、本実施例で用いられる前記内部資
源アクセス表明回路の論理回路図である。

【００９５】この図４に示される如く、又前記図３を用
いて前述した如く、前記内部資源アクセス表明回路３６
には、前記信号ＣＳＭ１、前記信号ＣＳＭ２、前記信号
ＤＡＣＫ１、前記信号ＤＡＣＫ２、前記信号ＣＳＤＭ
Ａ、前記信号ＣＳＩＯ１及び前記信号ＣＳＩＯ２が入力
されている。又、該内部資源アクセス表明回路３６は、
これら信号に従って、前記信号ＩＩＯ及び前記信号ＩＭ
ＥＭを出力する。この図４に示される如く、出力される
前記信号ＩＩＯは、前記信号ＤＡＣＫ１、前記信号ＤＡ
ＣＫ２、前記信号ＣＳＤＭＡ、前記信号ＣＳＩＯ１及び
前記信号ＣＳＩＯ２の論理和となっている。一方、該内
部資源アクセス表明回路３６が出力する前記信号ＩＭＥ
Ｍは、前記信号ＣＳＭ１及び前記信号ＣＳＭ２の論理和
となっている。

【００９６】図５及び図６は、本実施例で用いられる前
記内部双方向データバスバッファのそのデータ入出力の
有無及びその入出力方向を示す線図である。

【００９７】特に、前記図５は前記ＣＰＵ１２がバス使
用権を持つ時のものである。一方、前記図６は、前記Ｄ
ＭＡコントローラ１６がバス使用権を持つ時である。
又、これら図５及び図６においては、前記外部バスに対
して出力となるか、入力となるか、あるいはハイインピ
ーダンス状態（Ｈi −Ｚ）となるかが示されている。

【００９８】なお、この図６において、「Ｓource 」
は、ＤＭＡコントローラにより転送されるデータの入力
元を示す。「Ｄestination」は、ＤＭＡコントローラに
より転送されるデータの出力先を示す。「出力」は、前
記内部バス５０から前記外部バスへのデータ方向を示
す。「入力」は、前記外部バスから前記内部バス５０へ
のデータ方向を示す。「Ｈi −Ｚ（出力）」は、前記内
部双方向データバスバッファ４８の前記外部バス側の出
力が、ハイインピーダンス状態となることを示す。

【００９９】図７及び図８は、本実施例における前記内
部資源アクセス表明回路が出力する信号及び前記方向制
御回路が出力する信号を示す線図である。特に、前記図
７は、前記ＣＰＵ１２がバス使用権を持つ時のものであ
る。一方、前記図８は、前記ＤＭＡコントローラ１６が
バス使用権を持つ時のものである。

【０１００】これら図７及び図８においては、前記ＣＰ
Ｕ搭載集積回路チップ１０内の前記内部資源アクセス表
明回路３６が出力する前記信号ＩＭＥＭと前記信号ＩＩ
Ｏとが示されている。又、前記チップ内バス３０や前記
内部バス５０にて伝達される信号ＩＯＲ、信号ＩＯＷ、
信号ＭＥＭＲ及び信号ＭＥＭＷが示されている。

【０１０１】これら信号ＩＯＲ、信号ＩＯＷ、信号ＭＥ
ＭＲ及び信号ＭＥＭＷは、前記図２においては、信号Ｒ
／Ｗとして図示されているものである。前記信号ＩＯＲ
及び前記信号ＩＯＷは、それぞれ、少なくとも前記チッ
プ内バス３０を用いた所望のＩ／Ｏ回路に対する読み出
し時に“１”となったり（ＩＯＲ）、あるいは所望のＩ
／Ｏ回路に対する書き込み時に“１”となる（ＩＯ
Ｗ）。一方、前記信号ＭＥＭＲ及び前記信号ＭＥＭＷ
は、それぞれ、少なくとも前記チップ内バス３０を用い
た所望のメモリに対する読み出し時に“１”となり（Ｍ
ＥＭＲ）、あるいは、所望のメモリに対する書き込み時
に“１”となる（ＭＥＭＷ）。

【０１０２】又、これら図７及び図８においては、前記
内部資源アクセス表明回路３６が出力する前記信号ＩＭ
ＥＭ及び前記信号ＩＩＯに従って、又、前記チップ内バ
ス３０や前記内部バス５０から入力される前記信号ＩＯ
Ｒ、前記信号ＩＯＷ、前記信号ＭＥＭＲ及び前記信号Ｍ
ＥＭＷに従って前記方向制御回路４５が出力する、前記
信号ＤＩＲ及び前記信号ＯＥも示されている。

【０１０３】以上説明した通り、本第１実施例によれ
ば、前記エミュレータ用回路７４を介して前記エミュレ
ーシュンモードとされると、前記ＣＰＵ搭載集積回路チ
ップ１０内の前記内部メモリ１４に代えて、前記エミュ
レーションメモリ４６が用いられる。又、このようなエ
ミュレーションモード中に、前記ＤＭＡコントローラ１
６が前記内部メモリ１４に対する直接アクセスを制御す
る場合についても、このようなアクセスは前記エミュレ
ーションメモリ４６に対するアクセスに置き換えられ
る。従って、本第１実施例によれば、前記ＤＭＡコント
ローラ１６が動作する場合であっても、前記エミュレー
ションメモリ４６は、前記内部メモリ１４から正しく置
き換えられたものとなる。このため、前記ＤＭＡコント
ローラ１６に係る、種々の動作、例えば前記ＤＭＡコン
トローラ１６でアクセスされたデータの内容、又、この
ようなデータに対する前記ＣＰＵ１２で実行されるプロ
グラム等をより効果的にエミュレートすることができ
る。

【０１０４】図９は、本発明が適用された第２実施例の
エミュレータポッドの構成を示すブロック図である。

【０１０５】この図９においては、前記第２発明が適用
されたエミュレータポッドが示されている。又、この図
９のＣＰＵ搭載チップ１０においては、前記第１発明の
ＣＰＵ搭載集積回路チップが適用されている。

【０１０６】この図９に示されるエミュレータポッドに
おいては、前記第１実施例と比較して、特に、エヴァチ
ップ４４が備えられている。該エヴァチップ４４は、前
記ＣＰＵ搭載集積回路チップ１０の後述するＣＰＵ１２
に対して、エミュレーションモード時に置き換えられる
ＣＰＵ機能を有している。

【０１０７】又、本第２実施例では、前記第１実施例の
信号ＩＭＦが、信号ＣＭＦ（coreless mode flag）とな
っている。該信号ＣＭＦは、前記信号ＩＭＦと同様に、
「通常モード」であるか、「エミュレーションモード」
であるかを伝達する信号である。該ＣＭＦ信号について
も、前記エミュレータ用回路７４において、エミュレー
タ利用者の所定の操作によって設定される。該信号ＣＭ
Ｆが“０”のときには、前記通常モードとなる。一方、
“１”のときには、前記エミュレーションモードとな
る。

【０１０８】図１０は、前記第２実施例で用いられるＣ
ＰＵ搭載集積回路チップの構成を示すブロック図であ
る。

【０１０９】本第２実施例に用いられる前記ＣＰＵ搭載
集積回路チップ１０は、この図１０に示される如く、特
に前記第１実施例のものに比べ、前記信号ＣＭＦに関す
る部分が異なっている。即ち、前記第１実施例の前記信
号ＩＭＦが前記内部メモリ１４に入力されていたのに比
べ、本第２実施例では、前記信号ＣＭＦが、前記内部メ
モリ１４及び前記ＣＰＵ１２へと入力されている。前記
信号ＣＭＦが“０”のときには、前記内部メモリ１４及
び前記ＣＰＵ１２は、通常の動作を行う。即ち、前記チ
ップ内バス３０を介した通常のデータ受け渡し動作を行
う。一方、前記信号ＣＭＦが“１”となると、前記内部
メモリ１４及び前記ＣＰＵ１２は、いずれも、前記チッ
プ内バス３０へのアクセスが一律に禁止される。

【０１１０】本実施例の前記ＣＰＵ搭載チップ１０にお
いて前記第１発明を適用するにあたり、該第１発明の前
記エミュレーションモード制御回路は、前記図１０の前
記ＣＰＵ１２及び前記内部メモリ１４内に、それぞれ備
えられている。これは、前記信号ＣＭＦによってエミュ
レーションモード中であることが伝達されたとき、これ
らＣＰＵ１２や内部メモリ１４の、前記チップ内バスか
らのアクセスを禁止するものである。具体的には、これ
らＣＰＵ１２や内部メモリ１４内にそれぞれ設けられた
所定の回路によるものである。

【０１１１】なお、本第２実施例においても、前記内部
資源アクセス表明回路３６は、前記第１実施例と同様
に、前記図４に示されるものである。又、本第２実施例
のその前記データバス方向制御回路２６の動作や、前記
チップ内双方向データバスバッファ２８の動作状態等に
ついては、前記図５から前記図８に示される前述の前記
第１実施例のものと同様である。

【０１１２】以上説明した通り、本第２実施例では、前
記エミュレータ用回路７４にて、本第２実施例のエミュ
レータポッドを含むエミュレータの利用者の操作に従っ
て、前記信号ＣＭＦによりエミュレーションモードとさ
れると、前記ＣＰＵ搭載チップ１０内の前記内部メモリ
１４は前記エミュレーションメモリ４６へと置き換えら
れる。更に、このようなエミュレーションモード中に
は、前記ＣＰＵ１２は、前記エヴァチップ４４が備える
ＣＰＵ機能に置き換えられる。又、このようなエミュレ
ーションモード時にも、前記第１実施例と同様に、前記
ＤＭＡコントローラ１６による前記内部メモリ１４への
アクセスは、前記エミュレーションメモリ４６へのアク
セスへと置き換えられる。従って、前記第１実施例と同
様に、前記ＤＭＡコントローラ１６の動作等を、より効
果的にエミュレートすることができる。

【０１１３】

【発明の効果】以上説明した通り、本発明によれば、Ｃ
ＰＵ及び該ＣＰＵにより所定のチップ内バスを経由して
アクセスされるメモリと共に搭載されている、前記チッ
プ内バスを経由して前記メモリへと直接アクセスするＤ
ＭＡコントローラの動作を、より効果的にエミュレート
することができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】本願の第１発明及び第２発明の要旨を示すブロ
ック図

【図２】前記第１発明及び前記第２発明が適用された第
１実施例のエミュレータポッドの構成を示すブロック図

【図３】前記第１実施例に用いられるＣＰＵ搭載集積回
路チップの構成を示すブロック図

【図４】前記第１実施例の前記ＣＰＵ搭載集積回路チッ
プに用いられる内部資源アクセス表明回路の論理回路図

【図５】前記データバス方向制御回路の動作状態を示す
第１の線図

【図６】前記データバス方向制御回路の動作状態を示す
第２の線図

【図７】前記第１実施例の前記ＣＰＵ搭載集積回路チッ
プに用いられるデータバス方向制御回路等の動作を示す
第１の真理値表の線図

【図８】前記第１実施例の前記ＣＰＵ搭載集積回路チッ
プに用いられるデータバス方向制御回路等の動作を示す
第２の真理値表の線図

【図９】前記第１発明及び前記第２発明が適用された第
２実施例のエミュレータポッドの構成を示すブロック図

【図１０】前記第２実施例に用いられるＣＰＵ搭載集積
回路チップの構成を示すブロック図

【図１１】従来のエミュレータの第１例の構成を示すブ
ロック図

【図１２】従来のエミュレータの第２例の構成を示すブ
ロック図

【図１３】従来のエミュレータの第３例に用いられるエ
ミュレータポッドの構成を示すブロック図

【符号の説明】

１…エミュレータポッド １０…ＣＰＵ搭載集積回路チップ １２…ＣＰＵ １４…内部メモリ １６…ＤＭＡコントローラ １８…内部Ｉ／Ｏ回路 ２２…３入力ＯＲ論理ゲート ２４…２入力ＯＲ論理ゲート ２６…データバス方向制御回路 ２８…チップ内双方向データバスバッファ ３０…チップ内バス ３４…アドレスデコーダ部 ３６…内部資源アクセス表明回路 ４４…エヴァチップ ４５…方向制御回路 ４６…エミュレーションメモリ ４８…内部双方向データバスバッファ ５０…内部バス ７４…エミュレータ用回路 ＣＳＭ１、ＣＳＭ２、ＣＳＤＭＡ、ＣＳＩＯ１、ＣＳＩ
Ｏ２、ＩＭＥＭ、ＩＩＯ、ＩＭＦ、ＣＭＦ、ＤＲＥＱ
１、ＤＲＥＱ２、ＤＡＣＫ１、ＤＡＣＫ２、ＨＲＥＱ、
ＨＬＤＡ、ＯＥ、ＤＩＲ、Ｒ／Ｅ…信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＣＰＵ及び該ＣＰＵにより所定のチップ内
   バスを経由してアクセスされる内部メモリや内部Ｉ／Ｏ
   回路が搭載されていると共に、前記ＣＰＵを介さず、前
   記チップ内バスを経由して前記内部メモリや前記内部Ｉ
   ／Ｏ回路へと直接アクセスするために用いられるＤＭＡ
   コントローラが搭載されているＣＰＵ搭載集積回路チッ
   プにおいて、 チップ外から入力されるエミュレーションモード信号に
   て通常モードが伝達されたときには、通常に動作させて
   いる前記内部メモリについて、該信号にてエミュレーシ
   ョンモードが伝達されたときには、前記チップ内バスか
   ら前記内部メモリへのアクセスを禁止させるエミュレー
   ションモード制御回路と、 前記内部メモリや前記内部Ｉ／Ｏ回路がアドレス指定さ
   れたことを検出し、前記内部メモリそれぞれや、前記内
   部Ｉ／Ｏ回路それぞれのアクセス選択信号を出力するア
   ドレスデコーダ部と、 少なくとも前記アクセス選択信号に従って、前記内部メ
   モリのいずれか１つがアドレス指定されたことを示す内
   部メモリアクセス表明信号を生成すると共に、少なくと
   も前記アクセス選択信号と前記ＤＭＡコントローラがバ
   ス使用許可を獲得したことを示す所定のバス使用許可信
   号とに従って、前記内部Ｉ／Ｏ回路のいずれか１つがア
   ドレス指定されたか又は前記ＤＭＡコントローラのアク
   セス対象となったことを示す内部Ｉ／Ｏアクセス表明信
   号を生成するという、これら２つの信号を独立生成する
   内部資源アクセス表明回路とを備え、 前記内部メモリアクセス表明信号と前記内部Ｉ／Ｏアク
   セス表明信号とが、当該ＣＰＵ搭載集積回路チップの外
   部へと出力されていることを特徴とするＣＰＵ搭載集積
   回路チップ。
2. 【請求項２】請求項１において、前記エミュレーション
   モード制御回路が、 チップ外から入力されるデバッグモード信号にて通常モ
   ードが伝達されたときには、通常に動作している前記Ｃ
   ＰＵ及び前記内部メモリについて、該信号にてデバッグ
   モードが伝達されたときには、前記ＣＰＵの動作を停止
   させ、且つ、前記チップ内バスから前記内部メモリへの
   アクセスを禁止させるエミュレーションモード制御回路
   であることを特徴とするＣＰＵ搭載集積回路チップ。
3. 【請求項３】ＣＰＵ及び該ＣＰＵにより所定のチップ内
   バスを経由してアクセスされる内部メモリや内部Ｉ／Ｏ
   回路が搭載されていると共に、前記ＣＰＵを介さず、前
   記チップ内バスを経由して前記内部メモリや前記内部Ｉ
   ／Ｏ回路へと直接アクセスするために用いられるＤＭＡ
   コントローラが搭載されているＣＰＵ搭載集積回路チッ
   プが搭載される、該チップ、あるいは該チップに対応す
   るものを用いたターゲットシステムをデバッグするた
   め、該ターゲットシステム内の外部バスに接続される該
   チップあるいは該チップに対応するものをエミュレート
   する際に用いるエミュレータポッドにおいて、 エミュレータポッド上の前記チップ内部の前記チップ内
   バスへと、該チップ内部に備える双方向データバスバッ
   ファを経由して接続されている内部バスと、 前記チップ内バスに接続され、且つ、前記チップ内に搭
   載されている所定の回路に対して、少なくともエミュレ
   ーション時に置換されるエミュレーション周辺回路と、 前記チップが出力する、前記内部メモリのいずれか１つ
   がアドレス指定されたことを示す内部メモリアクセス表
   明信号と、前記内部Ｉ／Ｏ回路のいずれか１つがアドレ
   ス指定されたか又は前記ＤＭＡコントローラのアクセス
   対象となったことを示す内部Ｉ／Ｏアクセス表明信号と
   の、少なくともこれら２つの信号を入力し、前記内部バ
   スと前記外部バスとの間でのデータ入出力の有無及びそ
   の入出力方向を伝達する信号を生成する方向制御回路
   と、 該方向制御回路が生成する信号に従って動作し、前記内
   部バスと前記外部バスとの間でのデータ入出力を行う内
   部双方向データバスバッファとを備えたことを特徴とす
   るエミュレータポッド。
4. 【請求項４】請求項３において、前記エミュレーション
   周辺回路が、 前記チップ内のＣＰＵに対して、少なくともエミュレー
   ション時に置換される、ＣＰＵ機能を有するエヴァチッ
   プを備えたことを特徴とするエミュレータポッド。