JPH06303055A - 電圧制限機能付き演算増幅回路 - Google Patents
電圧制限機能付き演算増幅回路Info
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- JPH06303055A JPH06303055A JP5106039A JP10603993A JPH06303055A JP H06303055 A JPH06303055 A JP H06303055A JP 5106039 A JP5106039 A JP 5106039A JP 10603993 A JP10603993 A JP 10603993A JP H06303055 A JPH06303055 A JP H06303055A
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- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 出力電圧の制限値を連続的に任意に設定で
き、且つ演算増幅回路としての応用に制限を与えない電
圧制限機能付き演算増幅回路を提供する。 【構成】 非反転入力端子１と反転入力端子２への入力
信号の差電圧を検出する差動入力部４と、その出力信号
を増幅する増幅部５と、その出力信号を低インピーダン
スに変換し出力信号を取り出す出力部６とからなる演算
増幅回路において、前記増幅部５の出力端と前記出力部
６の入力端との間に、基準電圧入力端子８から基準電圧
ＶR が印加され、該基準電圧ＶR と前記増幅部５の出力
電圧とを比較し、いずれかの電圧を選択して出力する電
圧制限部７を設け、該電圧制限部７により選択出力され
た電圧を前記出力部６に入力し、出力端子３より基準電
圧ＶR に制限された低インピーダンスの出力電圧を出力
する。
き、且つ演算増幅回路としての応用に制限を与えない電
圧制限機能付き演算増幅回路を提供する。 【構成】 非反転入力端子１と反転入力端子２への入力
信号の差電圧を検出する差動入力部４と、その出力信号
を増幅する増幅部５と、その出力信号を低インピーダン
スに変換し出力信号を取り出す出力部６とからなる演算
増幅回路において、前記増幅部５の出力端と前記出力部
６の入力端との間に、基準電圧入力端子８から基準電圧
ＶR が印加され、該基準電圧ＶR と前記増幅部５の出力
電圧とを比較し、いずれかの電圧を選択して出力する電
圧制限部７を設け、該電圧制限部７により選択出力され
た電圧を前記出力部６に入力し、出力端子３より基準電
圧ＶR に制限された低インピーダンスの出力電圧を出力
する。
Description
【０００１】
【産業上の利用分野】この発明は、出力振幅に制限を与
えることが可能な電圧制限機能を備えた演算増幅回路に
関する。
えることが可能な電圧制限機能を備えた演算増幅回路に
関する。
【０００２】
【従来の技術】従来、電圧制限機能を備えた演算増幅回
路としては、図４に示すような構成のものが知られてい
る。図４において、入力端子101 は入力抵抗Ｒs を介し
て、演算増幅器102 の反転入力端子に接続され、更に、
この反転入力端子は帰還抵抗Ｒf を介して、出力端子10
3 に接続されている。そして逆向きに直列接続された２
つのツェナーダイオードＤZ1，ＤZ2を前記帰還抵抗Ｒf
に並列に接続して、演算増幅回路を構成している（岡村
廸夫著「ＯＰアンプ回路の設計」、1990年９月30日ＣＱ
出版社発行、第300 〜301 頁参照）。
路としては、図４に示すような構成のものが知られてい
る。図４において、入力端子101 は入力抵抗Ｒs を介し
て、演算増幅器102 の反転入力端子に接続され、更に、
この反転入力端子は帰還抵抗Ｒf を介して、出力端子10
3 に接続されている。そして逆向きに直列接続された２
つのツェナーダイオードＤZ1，ＤZ2を前記帰還抵抗Ｒf
に並列に接続して、演算増幅回路を構成している（岡村
廸夫著「ＯＰアンプ回路の設計」、1990年９月30日ＣＱ
出版社発行、第300 〜301 頁参照）。
【０００３】このように構成された電圧制限機能付き演
算増幅回路において、２つのツェナーダイオードＤZ1，
ＤZ2がなければ、この回路は入力端子電圧ＶINに対して
出力電圧ＶOUT は、次式（１）で表され、通常の反転増
幅器として動作する。 ＶOUT ＝−（Ｒf ／Ｒs ）×ＶIN ・・・・・（１）
算増幅回路において、２つのツェナーダイオードＤZ1，
ＤZ2がなければ、この回路は入力端子電圧ＶINに対して
出力電圧ＶOUT は、次式（１）で表され、通常の反転増
幅器として動作する。 ＶOUT ＝−（Ｒf ／Ｒs ）×ＶIN ・・・・・（１）
【０００４】これに対して、ツェナーダイオードＤZ1及
びＤZ2を、仮想接地点である演算増幅器102 の反転入力
端子と出力端子103 との間に挿入されると、出力電圧Ｖ
OUTは振幅の制限を受ける。すなわち、２つのツェナー
ダイオードＤZ1，ＤZ2のそれぞれのツェナー電圧を
ＶZ1，ＶZ2とし、またそれぞれの順方向電圧をＶD1，Ｖ
D2とすると、演算増幅器102 の出力電圧ＶOUT は、上限
が（ＶZ1＋ＶD2）に、下限が−（ＶZ2＋ＶD1）に制限さ
れる。したがって、図４に示す演算増幅回路の入力電圧
ＶINと出力電圧ＶOUT の関係は、理想状態において、図
５において実線で示すような特性となる。
びＤZ2を、仮想接地点である演算増幅器102 の反転入力
端子と出力端子103 との間に挿入されると、出力電圧Ｖ
OUTは振幅の制限を受ける。すなわち、２つのツェナー
ダイオードＤZ1，ＤZ2のそれぞれのツェナー電圧を
ＶZ1，ＶZ2とし、またそれぞれの順方向電圧をＶD1，Ｖ
D2とすると、演算増幅器102 の出力電圧ＶOUT は、上限
が（ＶZ1＋ＶD2）に、下限が−（ＶZ2＋ＶD1）に制限さ
れる。したがって、図４に示す演算増幅回路の入力電圧
ＶINと出力電圧ＶOUT の関係は、理想状態において、図
５において実線で示すような特性となる。
【０００５】
【発明が解決しようとする課題】ところで、従来の電圧
制限機能付き演算増幅回路における制限電圧は、使用す
るツェナーダイオードのツェナー電圧により決定される
が、所望のツェナー電圧をもつツェナーダイオードを半
導体集積回路上に実現させることは極めて困難であり、
したがってモノリシック化に適しないものである。
制限機能付き演算増幅回路における制限電圧は、使用す
るツェナーダイオードのツェナー電圧により決定される
が、所望のツェナー電圧をもつツェナーダイオードを半
導体集積回路上に実現させることは極めて困難であり、
したがってモノリシック化に適しないものである。
【０００６】またツェナーダイオードのツェナー電圧を
低く設定すると、ツェナーブレイクダウン特性がソフト
な特性になる。更に、ツェナーダイオードのオン抵抗成
分も関与し、図５の破線で示すようなソフトな電圧制限
特性となり、ハードな電圧制限を要求する回路には適し
ない。またツェナー電圧の温度特性により、安定した制
限電圧値が得られないという問題点がある。
低く設定すると、ツェナーブレイクダウン特性がソフト
な特性になる。更に、ツェナーダイオードのオン抵抗成
分も関与し、図５の破線で示すようなソフトな電圧制限
特性となり、ハードな電圧制限を要求する回路には適し
ない。またツェナー電圧の温度特性により、安定した制
限電圧値が得られないという問題点がある。
【０００７】また図４に示した演算増幅器は、帰還抵抗
Ｒf の両端に発生する電位差が、一方のツェナーダイオ
ードのツェナー電圧と他方のツェナーダイオードの順方
向電圧の和に達したときに、電圧制限が加わるものであ
り、したがって帰還抵抗Ｒfを用いないような演算増幅
器の応用、例えば、ボルテージフォロア回路での電圧制
限には利用できないという問題点がある。
Ｒf の両端に発生する電位差が、一方のツェナーダイオ
ードのツェナー電圧と他方のツェナーダイオードの順方
向電圧の和に達したときに、電圧制限が加わるものであ
り、したがって帰還抵抗Ｒfを用いないような演算増幅
器の応用、例えば、ボルテージフォロア回路での電圧制
限には利用できないという問題点がある。
【０００８】本発明は、従来の電圧制限機能付き演算増
幅回路における上記問題点を解消するためになされたも
ので、出力の制限電圧を任意に設定でき、且つ電圧制限
特性がハードな特性で温度に対しても安定な特性であ
り、しかも半導体集積回路として実現し易く、演算増幅
器としての応用に制限を与えない電圧制限機能付き演算
増幅回路を提供することを目的とする。
幅回路における上記問題点を解消するためになされたも
ので、出力の制限電圧を任意に設定でき、且つ電圧制限
特性がハードな特性で温度に対しても安定な特性であ
り、しかも半導体集積回路として実現し易く、演算増幅
器としての応用に制限を与えない電圧制限機能付き演算
増幅回路を提供することを目的とする。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、非
反転入力端子１と反転入力端子２に入力された信号の差
電圧を検出する差動入力部４と、この差動入力部４の出
力信号を更に増幅する増幅部５と、この増幅部５の出力
信号を低インピーダンスに変換し出力信号を取り出すた
めの出力部６とからなる演算増幅回路において、前記増
幅部５の出力端と前記出力部６の入力端との間に、基準
電圧入力端子８から基準電圧ＶR が印加され、該基準電
圧ＶR と前記増幅部５の出力電圧とを比較し、いずれか
の電圧を選択して出力する電圧制限部７を設け、該電圧
制限部７により選択出力された電圧を前記出力部６に入
力し、電圧制限機能を付与するように構成するものであ
る。
決するため、本発明は、図１の概念図に示すように、非
反転入力端子１と反転入力端子２に入力された信号の差
電圧を検出する差動入力部４と、この差動入力部４の出
力信号を更に増幅する増幅部５と、この増幅部５の出力
信号を低インピーダンスに変換し出力信号を取り出すた
めの出力部６とからなる演算増幅回路において、前記増
幅部５の出力端と前記出力部６の入力端との間に、基準
電圧入力端子８から基準電圧ＶR が印加され、該基準電
圧ＶR と前記増幅部５の出力電圧とを比較し、いずれか
の電圧を選択して出力する電圧制限部７を設け、該電圧
制限部７により選択出力された電圧を前記出力部６に入
力し、電圧制限機能を付与するように構成するものであ
る。
【００１０】このように構成した電圧制限機能付き演算
増幅回路においては、電圧制限部７により、基準電圧入
力端子８に印加された基準電圧ＶR と増幅部５の出力電
圧とが比較され、基準電圧ＶR 又は増幅部５の出力電圧
のいずれかが選択出力される。したがって基準電圧ＶR
の設定により、出力部６を通して低インピーダンスで、
且つ制限値が任意に設定された出力電圧が得られる。ま
た出力電圧の制限値に関して、トランジスタやダイオー
ドのオン抵抗が関与しないように構成できるので、ハー
ドな出力電圧の制限特性を得ることが可能となる。また
基本的な半導体プロセス工程で実現可能なデバイスで構
成することができるため、半導体集積回路として容易に
実現可能であり、また演算増幅器の応用として接続され
る外部素子に依存しないで出力電圧制限機能をもたせる
ことができるので、演算増幅回路の応用への制限を与え
ない電圧制限機能付き演算増幅回路を実現することがで
きる。
増幅回路においては、電圧制限部７により、基準電圧入
力端子８に印加された基準電圧ＶR と増幅部５の出力電
圧とが比較され、基準電圧ＶR 又は増幅部５の出力電圧
のいずれかが選択出力される。したがって基準電圧ＶR
の設定により、出力部６を通して低インピーダンスで、
且つ制限値が任意に設定された出力電圧が得られる。ま
た出力電圧の制限値に関して、トランジスタやダイオー
ドのオン抵抗が関与しないように構成できるので、ハー
ドな出力電圧の制限特性を得ることが可能となる。また
基本的な半導体プロセス工程で実現可能なデバイスで構
成することができるため、半導体集積回路として容易に
実現可能であり、また演算増幅器の応用として接続され
る外部素子に依存しないで出力電圧制限機能をもたせる
ことができるので、演算増幅回路の応用への制限を与え
ない電圧制限機能付き演算増幅回路を実現することがで
きる。
【００１１】
【実施例】次に実施例について説明する。図２は、本発
明に係る電圧制限機能付き演算増幅回路の第１実施例を
示す回路構成図である。図において、１，２は、ＰＮＰ
トランジスタＱ３，Ｑ４及びＮＰＮトランジスタＱ５，
Ｑ６からなる差動入力部の非反転入力端子及び反転入力
端子で、それぞれＰＮＰトランジスタＱ４，Ｑ３のベー
スに接続されている。ＰＮＰトランジスタＱ３，Ｑ４の
エミッタは共通に接続され、一端を正側電源端子11（Ｖ
CC）に接続した電流源13の他端に接続されている。差動
入力部の出力端となるＰＮＰトランジスタＱ４のコレク
タは、増幅部を構成するＮＰＮトランジスタＱ７のベー
スに接続されており、該トランジスタＱ７のエミッタは
負側電源端子12（ＶEE）に接続され、コレクタは一端を
電源端子11（ＶCC）に接続した電流源14の他端と接続さ
れている。
明に係る電圧制限機能付き演算増幅回路の第１実施例を
示す回路構成図である。図において、１，２は、ＰＮＰ
トランジスタＱ３，Ｑ４及びＮＰＮトランジスタＱ５，
Ｑ６からなる差動入力部の非反転入力端子及び反転入力
端子で、それぞれＰＮＰトランジスタＱ４，Ｑ３のベー
スに接続されている。ＰＮＰトランジスタＱ３，Ｑ４の
エミッタは共通に接続され、一端を正側電源端子11（Ｖ
CC）に接続した電流源13の他端に接続されている。差動
入力部の出力端となるＰＮＰトランジスタＱ４のコレク
タは、増幅部を構成するＮＰＮトランジスタＱ７のベー
スに接続されており、該トランジスタＱ７のエミッタは
負側電源端子12（ＶEE）に接続され、コレクタは一端を
電源端子11（ＶCC）に接続した電流源14の他端と接続さ
れている。
【００１２】またトランジスタＱ７のコレクタは、ＰＮ
ＰトランジスタＱ１，Ｑ２及び電流源15からなる電圧制
限部のトランジスタＱ１のベースに接続されており、ト
ランジスタＱ２のベースには基準電圧入力端子８が接続
され、基準電圧ＶR が入力されるようになっている。そ
して、トランジスタＱ１，Ｑ２の共通に接続されたエミ
ッタとトランジスタＱ７のベースとの間には、容量素子
Ｃ1 が接続されており、またトランジスタＱ１，Ｑ２の
各エミッタは、出力部を構成するＮＰＮトランジスタＱ
８のベースに接続されており、トランジスタＱ８のコレ
クタは電源端子11（ＶCC）に、エミッタは一端を電源端
子12（ＶEE）に接続した電流源16の他端に接続して、電
圧制限機能付き演算増幅回路を構成している。
ＰトランジスタＱ１，Ｑ２及び電流源15からなる電圧制
限部のトランジスタＱ１のベースに接続されており、ト
ランジスタＱ２のベースには基準電圧入力端子８が接続
され、基準電圧ＶR が入力されるようになっている。そ
して、トランジスタＱ１，Ｑ２の共通に接続されたエミ
ッタとトランジスタＱ７のベースとの間には、容量素子
Ｃ1 が接続されており、またトランジスタＱ１，Ｑ２の
各エミッタは、出力部を構成するＮＰＮトランジスタＱ
８のベースに接続されており、トランジスタＱ８のコレ
クタは電源端子11（ＶCC）に、エミッタは一端を電源端
子12（ＶEE）に接続した電流源16の他端に接続して、電
圧制限機能付き演算増幅回路を構成している。
【００１３】次に、このように構成された第１実施例の
動作について説明する。非反転入力端子１と反転入力端
子２に印加された信号の差電圧は、ＰＮＰトランジスタ
Ｑ３，Ｑ４及びＮＰＮトランジスタＱ５，Ｑ６からなる
差動入力部においてトランジスタＱ４のコレクタに検出
され、その検出された差電圧信号はＮＰＮトランジスタ
Ｑ７からなる増幅部で増幅され、該トランジスタＱ７の
コレクタに出力される。そして、ＰＮＰトランジスタＱ
１，Ｑ２と電流源15からなる電圧制限部において、トラ
ンジスタＱ２のベースに印加された基準電圧ＶR と、ト
ランジスタＱ１のベースに印加された前記トランジスタ
Ｑ７のコレクタ出力電圧とが比較され、いずれかの電圧
を選択して出力部を構成するトランジスタＱ８のベース
に出力される。
動作について説明する。非反転入力端子１と反転入力端
子２に印加された信号の差電圧は、ＰＮＰトランジスタ
Ｑ３，Ｑ４及びＮＰＮトランジスタＱ５，Ｑ６からなる
差動入力部においてトランジスタＱ４のコレクタに検出
され、その検出された差電圧信号はＮＰＮトランジスタ
Ｑ７からなる増幅部で増幅され、該トランジスタＱ７の
コレクタに出力される。そして、ＰＮＰトランジスタＱ
１，Ｑ２と電流源15からなる電圧制限部において、トラ
ンジスタＱ２のベースに印加された基準電圧ＶR と、ト
ランジスタＱ１のベースに印加された前記トランジスタ
Ｑ７のコレクタ出力電圧とが比較され、いずれかの電圧
を選択して出力部を構成するトランジスタＱ８のベース
に出力される。
【００１４】すなわち、ＮＰＮトランジスタＱ７のコレ
クタ端子の出力電位をＶC7、ＮＰＮトランジスタＱ８の
ベース端子及びＰＮＰトランジスタＱ１，Ｑ２のエミッ
タ端子の電位をＶB8とすると、ＰＮＰトランジスタＱ２
のベースに印加される基準電圧ＶR とＶC7が、ＶR ＞Ｖ
C7の関係を満たす状態にあるときは、ＰＮＰトランジス
タＱ２はオフし、ＰＮＰトランジスタＱ１がオンする。
これにより、ＶB8はＶC7よりトランジスタＱ１のエミッ
タ・ベース間電圧ＶEB1 だけシフトされ、ＶB8＝ＶC7＋
ＶEB1 となる。更にトランジスタＱ８のベース・エミッ
タ間電圧をＶBE8 とすると、出力端子３の出力電圧Ｖ
OUT は、次式（２）で表される。 ＶOUT ＝ＶB8−ＶBE8 ＝ＶC7＋ＶEB1 −ＶBE8 ・・・・・（２）
クタ端子の出力電位をＶC7、ＮＰＮトランジスタＱ８の
ベース端子及びＰＮＰトランジスタＱ１，Ｑ２のエミッ
タ端子の電位をＶB8とすると、ＰＮＰトランジスタＱ２
のベースに印加される基準電圧ＶR とＶC7が、ＶR ＞Ｖ
C7の関係を満たす状態にあるときは、ＰＮＰトランジス
タＱ２はオフし、ＰＮＰトランジスタＱ１がオンする。
これにより、ＶB8はＶC7よりトランジスタＱ１のエミッ
タ・ベース間電圧ＶEB1 だけシフトされ、ＶB8＝ＶC7＋
ＶEB1 となる。更にトランジスタＱ８のベース・エミッ
タ間電圧をＶBE8 とすると、出力端子３の出力電圧Ｖ
OUT は、次式（２）で表される。 ＶOUT ＝ＶB8−ＶBE8 ＝ＶC7＋ＶEB1 −ＶBE8 ・・・・・（２）
【００１５】また、ＶR ＜ＶC7の関係を満たす状態にあ
るときは、ＰＮＰトランジスタＱ１がオフし、ＰＮＰト
ランジスタＱ２がオンする。これにより、ＶB8は、トラ
ンジスタＱ２のエミッタ・ベース間電圧ＶEB2 だけシフ
トされ、ＶB8＝ＶR ＋ＶEB2となる。そして、この時の
出力電圧ＶOUT は、次式（３）で表される。 ＶOUT ＝ＶB8−ＶBE8 ＝ＶR ＋ＶEB2 −ＶBE8 ・・・・・（３）
るときは、ＰＮＰトランジスタＱ１がオフし、ＰＮＰト
ランジスタＱ２がオンする。これにより、ＶB8は、トラ
ンジスタＱ２のエミッタ・ベース間電圧ＶEB2 だけシフ
トされ、ＶB8＝ＶR ＋ＶEB2となる。そして、この時の
出力電圧ＶOUT は、次式（３）で表される。 ＶOUT ＝ＶB8−ＶBE8 ＝ＶR ＋ＶEB2 −ＶBE8 ・・・・・（３）
【００１６】ここで、ＶEB1 ≒ＶEB2 ≒ＶBE8 であるの
で、ＶR ＞ＶC7のときは、ＶOUT ≒ＶC7となり、ＶC7を
出力電圧ＶOUT として出力し、ＶR ＜ＶC7のときは、Ｖ
OUT≒ＶR となり、基準電圧ＶR に制限された出力電圧
ＶOUT が出力されることになる。
で、ＶR ＞ＶC7のときは、ＶOUT ≒ＶC7となり、ＶC7を
出力電圧ＶOUT として出力し、ＶR ＜ＶC7のときは、Ｖ
OUT≒ＶR となり、基準電圧ＶR に制限された出力電圧
ＶOUT が出力されることになる。
【００１７】このようにして、基準電圧ＶR を制限電圧
値とした増幅部の出力電圧ＶC7は、ＮＰＮトランジスタ
Ｑ８からなる出力部によりインピーダンス変換を受け、
低い出力インピーダンスとして出力端子３より出力され
る。
値とした増幅部の出力電圧ＶC7は、ＮＰＮトランジスタ
Ｑ８からなる出力部によりインピーダンス変換を受け、
低い出力インピーダンスとして出力端子３より出力され
る。
【００１８】したがって、この実施例においては、出力
電圧ＶOUT の制限値を、基準電圧ＶR を可変にすること
により、連続的な任意の値に設定することができる。ま
た出力電圧の制限に関して、トランジスタやダイオード
のオン抵抗は関与していないため、ハードな出力電圧の
制限特性を得ることが可能となる。
電圧ＶOUT の制限値を、基準電圧ＶR を可変にすること
により、連続的な任意の値に設定することができる。ま
た出力電圧の制限に関して、トランジスタやダイオード
のオン抵抗は関与していないため、ハードな出力電圧の
制限特性を得ることが可能となる。
【００１９】また、出力端子３に出力される制限値（＝
基準電圧ＶR ）の温度依存性は、ＰＮＰトランジスタＱ
２のエミッタ・ベース間電圧ＶEB2 と、トランジスタＱ
８のベース・エミッタ間電圧ＶBE8 の差（ＶEB2 −Ｖ
BE8 ）の温度変動によるものだけであり、微小に抑える
ことができる。また本実施例の各構成部材は、基本的な
半導体プロセス工程で実現可能なデバイスにより構成さ
れているため、半導体集積回路として容易に作成可能で
ある。
基準電圧ＶR ）の温度依存性は、ＰＮＰトランジスタＱ
２のエミッタ・ベース間電圧ＶEB2 と、トランジスタＱ
８のベース・エミッタ間電圧ＶBE8 の差（ＶEB2 −Ｖ
BE8 ）の温度変動によるものだけであり、微小に抑える
ことができる。また本実施例の各構成部材は、基本的な
半導体プロセス工程で実現可能なデバイスにより構成さ
れているため、半導体集積回路として容易に作成可能で
ある。
【００２０】更に、本実施例における電圧制限部は、演
算増幅器の応用として接続される外部の素子に依存して
いないため、反転増幅器，非反転増幅器，ボルテージフ
ォロアへの応用など、演算増幅回路の一般的な応用に対
しても適用可能である。
算増幅器の応用として接続される外部の素子に依存して
いないため、反転増幅器，非反転増幅器，ボルテージフ
ォロアへの応用など、演算増幅回路の一般的な応用に対
しても適用可能である。
【００２１】次に、本発明の第２実施例を図３に基づい
て説明する。この実施例は、図２に示した実施例におけ
る電圧制限部を構成するＰＮＰトランジスタＱ１，Ｑ２
のエミッタと電流源15との間に、コレクタとベースを短
絡接続したＮＰＮトランジスタＱ９を順方向に接続し、
ＮＰＮトランジスタＱ９のコレクタ及びベースと出力部
を構成するトランジスタＱ８のベースとの間に、ベース
とコレクタを短絡接続したＰＮＰトランジスタＱ10を順
方向に接続して構成したものである。
て説明する。この実施例は、図２に示した実施例におけ
る電圧制限部を構成するＰＮＰトランジスタＱ１，Ｑ２
のエミッタと電流源15との間に、コレクタとベースを短
絡接続したＮＰＮトランジスタＱ９を順方向に接続し、
ＮＰＮトランジスタＱ９のコレクタ及びベースと出力部
を構成するトランジスタＱ８のベースとの間に、ベース
とコレクタを短絡接続したＰＮＰトランジスタＱ10を順
方向に接続して構成したものである。
【００２２】この実施例においても、図２に示した第１
実施例と同様に、出力端子３の出力電圧ＶOUT に基準電
圧ＶR の制限を与えることは、説明するまでもなく明ら
かである。但し、この実施例における出力端子３に出力
される制限値（＝基準電圧ＶR ）の温度依存性は、ＮＰ
ＮトランジスタＱ９のベース・エミッタ間電圧Ｖ
BE9と、ＰＮＰトランジスタＱ10のエミッタ・ベース間
電圧ＶEB10の温度変動が、それぞれＮＰＮトランジスタ
Ｑ８のベース・エミッタ間電圧ＶBE8 とＰＮＰトランジ
スタＱ２のエミッタ・ベース間電圧ＶEB2 の温度変動分
をキャンセルするように働くため、殆ど零にすることが
できる。
実施例と同様に、出力端子３の出力電圧ＶOUT に基準電
圧ＶR の制限を与えることは、説明するまでもなく明ら
かである。但し、この実施例における出力端子３に出力
される制限値（＝基準電圧ＶR ）の温度依存性は、ＮＰ
ＮトランジスタＱ９のベース・エミッタ間電圧Ｖ
BE9と、ＰＮＰトランジスタＱ10のエミッタ・ベース間
電圧ＶEB10の温度変動が、それぞれＮＰＮトランジスタ
Ｑ８のベース・エミッタ間電圧ＶBE8 とＰＮＰトランジ
スタＱ２のエミッタ・ベース間電圧ＶEB2 の温度変動分
をキャンセルするように働くため、殆ど零にすることが
できる。
【００２３】上記各実施例においては、出力電圧は高電
位側で制限を受けるようにしたものを示したが、図２及
び図３に示した実施例における各トランジスタの極性及
び電源端子の正負を逆にすれば、低電位側での電圧制限
機能を有する演算増幅回路が得られることは言うまでも
ない。
位側で制限を受けるようにしたものを示したが、図２及
び図３に示した実施例における各トランジスタの極性及
び電源端子の正負を逆にすれば、低電位側での電圧制限
機能を有する演算増幅回路が得られることは言うまでも
ない。
【００２４】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、出力電圧の制限値を連続的に任意
に設定でき、且つ演算増幅回路の応用への制約を与えな
い出力電圧制限機能付きの演算増幅回路を提供すること
ができる。また、増幅部と出力部との間に、基準電圧が
印加され、該基準電圧と増幅部の出力電圧とを比較し、
いずれかを選択して出力する電圧制限部を設けているの
で、電圧制限の範囲が広く、したがって低い電圧での制
限において有利であり、また周波数帯域を高くすること
ができ、動作速度を大にすることができる等の利点があ
る。
に、本発明によれば、出力電圧の制限値を連続的に任意
に設定でき、且つ演算増幅回路の応用への制約を与えな
い出力電圧制限機能付きの演算増幅回路を提供すること
ができる。また、増幅部と出力部との間に、基準電圧が
印加され、該基準電圧と増幅部の出力電圧とを比較し、
いずれかを選択して出力する電圧制限部を設けているの
で、電圧制限の範囲が広く、したがって低い電圧での制
限において有利であり、また周波数帯域を高くすること
ができ、動作速度を大にすることができる等の利点があ
る。
【図１】本発明に係る電圧制限機能付き演算増幅回路を
説明するための概念図である。
説明するための概念図である。
【図２】本発明の第１実施例を示す回路構成図である。
【図３】本発明の第２実施例を示す回路構成図である。
【図４】従来の電圧制限機能付き演算増幅回路を示す回
路構成図である。
路構成図である。
【図５】図４に示した従来例における入力電圧に対する
出力電圧の特性を示す図である。
出力電圧の特性を示す図である。
１ 非反転入力端子 ２ 反転入力端子 ３ 出力端子 ４ 差動入力部 ５ 増幅部 ６ 出力部 ７ 電圧制限部 ８ 基準電圧入力端子 11 正側電源端子 12 負側電源端子 13，14，15，16 電流源
Claims (1)
- 【請求項１】 非反転入力端子と反転入力端子に入力さ
れた信号の差電圧を検出する差動入力部と、該差動入力
部の出力信号を増幅する増幅部と、該増幅部の出力信号
をインピーダンス変換する出力部とからなる演算増幅回
路において、前記増幅部の出力端と前記出力部の入力端
との間に、基準電圧が印加され、該基準電圧と前記増幅
部の出力電圧とを比較し、いずれかの電圧を選択して出
力する電圧制限部を設け、該電圧制限部により選択出力
された電圧を前記出力部に入力し、電圧制限機能を付与
するようにしたことを特徴とする電圧制限機能付き演算
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106039A JPH06303055A (ja) | 1993-04-09 | 1993-04-09 | 電圧制限機能付き演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106039A JPH06303055A (ja) | 1993-04-09 | 1993-04-09 | 電圧制限機能付き演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303055A true JPH06303055A (ja) | 1994-10-28 |
Family
ID=14423503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5106039A Pending JPH06303055A (ja) | 1993-04-09 | 1993-04-09 | 電圧制限機能付き演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303055A (ja) |
-
1993
- 1993-04-09 JP JP5106039A patent/JPH06303055A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020924 |