JPH0630361B2 - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH0630361B2 JPH0630361B2 JP59198804A JP19880484A JPH0630361B2 JP H0630361 B2 JPH0630361 B2 JP H0630361B2 JP 59198804 A JP59198804 A JP 59198804A JP 19880484 A JP19880484 A JP 19880484A JP H0630361 B2 JPH0630361 B2 JP H0630361B2
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- resist
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパターン形成方法、例えば高周波電界効果半導
体装置の低抵抗微細ゲートの形成において、レジストを
２層構造にし、電子ビーム露光による補助露光を加えて
広範囲寸法の断面Ｔ字型のゲートをリフトオフ法による
作る方法に関する。
体装置の低抵抗微細ゲートの形成において、レジストを
２層構造にし、電子ビーム露光による補助露光を加えて
広範囲寸法の断面Ｔ字型のゲートをリフトオフ法による
作る方法に関する。
ガリウム砒素(GaAs)、高電子移動トランジスタ(HEMT)等
の高周波FETにおいては、特性向上のため特にゲート電
極が短いゲート長のものであり、かつ、低抵抗のもので
あることが要求され、そのために断面Ｔ字型のゲート形
成技術の研究がなされている。
の高周波FETにおいては、特性向上のため特にゲート電
極が短いゲート長のものであり、かつ、低抵抗のもので
あることが要求され、そのために断面Ｔ字型のゲート形
成技術の研究がなされている。
第１図(b)に本発明実施例が断面図で示されるが、図示
の実施例を参照すると、２はノンドープGaAsバッファ
層、３はn-GaAs活性層、10はゲートリセス、12はゲー
ト、13はソース電極、14はドレイン電極をそれぞれ示
す。活性層３を電流は図に見て左右の横方向に流れ、そ
れを止める（電流を制限する）ゲート12の活性層３と接
続している部分の電流の流れ方向の長さが小であるほど
良い特性が得られる。前記したゲート長とはゲートの電
流の流れる方向の長さをいうものである。
の実施例を参照すると、２はノンドープGaAsバッファ
層、３はn-GaAs活性層、10はゲートリセス、12はゲー
ト、13はソース電極、14はドレイン電極をそれぞれ示
す。活性層３を電流は図に見て左右の横方向に流れ、そ
れを止める（電流を制限する）ゲート12の活性層３と接
続している部分の電流の流れ方向の長さが小であるほど
良い特性が得られる。前記したゲート長とはゲートの電
流の流れる方向の長さをいうものである。
前記した如くゲート長を小にするとゲートの抵抗は大に
なる。ゲート長を小にする一方でゲート抵抗を小にする
ためにゲートの断面積を大にする、という互いに相反す
る要求を満足するために開発されたものが図示のＴ字型
断面のゲートである。
なる。ゲート長を小にする一方でゲート抵抗を小にする
ためにゲートの断面積を大にする、という互いに相反す
る要求を満足するために開発されたものが図示のＴ字型
断面のゲートである。
かかるＴ字型断面のゲートを作る方法として、従来２層
レジスト、３層レジスト構造が用いられているが、ゲー
ト長0.15μｍに対し、Ｔ字型ゲートの上部寸法は0.6μ
ｍ程度の寸法にしか形成されず、この上部寸法をより大
になし得るゲートの形成方法が求められている。
レジスト、３層レジスト構造が用いられているが、ゲー
ト長0.15μｍに対し、Ｔ字型ゲートの上部寸法は0.6μ
ｍ程度の寸法にしか形成されず、この上部寸法をより大
になし得るゲートの形成方法が求められている。
他方、金属層を中間層として現像レベルを変化させてＴ
字型断面のゲートを形成する方法も提案されているが、
この方法ではプロセスの工程数が多くなるという問題が
ある。
字型断面のゲートを形成する方法も提案されているが、
この方法ではプロセスの工程数が多くなるという問題が
ある。
そしてこの問題点は、基板上に断面Ｔ字型電極を形成す
る方法にして、前記基板上に順に下層レジスト膜と該下
層レジスト膜よりも感度の大なる上層レジスト膜を形成
し、上層レジスト膜のみ露光し、下層レジスト膜を露光
しない照射量による電子ビーム露光と、下層レジスト膜
を露光する電子ビーム露光を実行することにより、上層
レジスト膜と下層レジスト膜に前記電極の上部寸法と下
部寸法にそれぞれ対応する開口を形成し、これら開口を
通して電極メタル材料を蒸着し、リフトオフ法により電
極以外のメタル材料を除去することを特徴とするパター
ン形成方法に関するもの提供することによって解決され
る。
る方法にして、前記基板上に順に下層レジスト膜と該下
層レジスト膜よりも感度の大なる上層レジスト膜を形成
し、上層レジスト膜のみ露光し、下層レジスト膜を露光
しない照射量による電子ビーム露光と、下層レジスト膜
を露光する電子ビーム露光を実行することにより、上層
レジスト膜と下層レジスト膜に前記電極の上部寸法と下
部寸法にそれぞれ対応する開口を形成し、これら開口を
通して電極メタル材料を蒸着し、リフトオフ法により電
極以外のメタル材料を除去することを特徴とするパター
ン形成方法に関するもの提供することによって解決され
る。
上記方法においては、低抵抗微細ゲート長のＴ字型断面
のゲートを作るために、レジストを２層構造のものと
し、上層のレジストは高感度のものとし、下層のレジス
トは上層のレジストよりは低感度のものとし、電子ビー
ム露光によるゲートパターン露光にEBの補助露光を加
え、上層レジストのパターンは大なる寸法に形成し、ゲ
ート形成金属の蒸着、リフトオフの工程によってＴ字型
断面ゲートの上部寸法を大にするものである。
のゲートを作るために、レジストを２層構造のものと
し、上層のレジストは高感度のものとし、下層のレジス
トは上層のレジストよりは低感度のものとし、電子ビー
ム露光によるゲートパターン露光にEBの補助露光を加
え、上層レジストのパターンは大なる寸法に形成し、ゲ
ート形成金属の蒸着、リフトオフの工程によってＴ字型
断面ゲートの上部寸法を大にするものである。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
本発明の方法によって形成されるＴ字型断面のゲートは
第１図(a)とそのＢ−Ｂ線に沿う断面図である同図(b)に
示され、その各部は前記に説明した如くである。図示の
例で、ゲートの下部寸法、すなわちゲートの活性層３に
接する部分の長さLbと上部寸法Luは、Lb＝0.1〜0.5μｍ
に対してLuを1.5〜2.5μｍに形成可能であることが確認
された。次に、かかるゲートを形成する方法を第２図の
断面図と線図を参照して説明する。
第１図(a)とそのＢ−Ｂ線に沿う断面図である同図(b)に
示され、その各部は前記に説明した如くである。図示の
例で、ゲートの下部寸法、すなわちゲートの活性層３に
接する部分の長さLbと上部寸法Luは、Lb＝0.1〜0.5μｍ
に対してLuを1.5〜2.5μｍに形成可能であることが確認
された。次に、かかるゲートを形成する方法を第２図の
断面図と線図を参照して説明する。
第２図(a)に示される如く、半絶縁性GaAs基板１上に順
にノンドープGaAsバッファ層２、n-GaAs活性層３（ｎ＝
１×１０17〜２×１０18／cm3）をエピタキシャル成長
し、更に順にレジストCMR（CMRは特開昭54-66829号に開
示のレジスト）の膜厚0.1〜0.6μｍの下層レジスト膜
４、レジストEBR-9（EBR-9は東レ株式会社製のレジスト
の商品名）の上層レジスト膜５（膜厚0.6〜2.0μｍ）を
塗布形成する。
にノンドープGaAsバッファ層２、n-GaAs活性層３（ｎ＝
１×１０17〜２×１０18／cm3）をエピタキシャル成長
し、更に順にレジストCMR（CMRは特開昭54-66829号に開
示のレジスト）の膜厚0.1〜0.6μｍの下層レジスト膜
４、レジストEBR-9（EBR-9は東レ株式会社製のレジスト
の商品名）の上層レジスト膜５（膜厚0.6〜2.0μｍ）を
塗布形成する。
次に、これらのレジスト膜に第２図(b)の線図に示され
る照射量の電子ビームを照射する。なお、この線図にお
いて、横軸は上層レジスト膜５上の位置、縦軸は照射
量、強度を示し、７で示される照射量Daは上層レジスト
膜５のみを露光する補助露光、６で示される照射量Doは
下層レジスト膜を露光する露光の照射量をそれぞれ表
す。かかる露光は、電子ビームの露光条件を変えること
によってなされ、例えばパターンデータに従って、Da７
の部分はある速度で走査して照射量を数μＣ／cm2〜数1
0μＣ／cm2とし、Do６の部分は前記速度よりもより遅い
速度で走査して照射量を0.5nC／cm2〜５nC／cm2にする
ことによってなしうる。
る照射量の電子ビームを照射する。なお、この線図にお
いて、横軸は上層レジスト膜５上の位置、縦軸は照射
量、強度を示し、７で示される照射量Daは上層レジスト
膜５のみを露光する補助露光、６で示される照射量Doは
下層レジスト膜を露光する露光の照射量をそれぞれ表
す。かかる露光は、電子ビームの露光条件を変えること
によってなされ、例えばパターンデータに従って、Da７
の部分はある速度で走査して照射量を数μＣ／cm2〜数1
0μＣ／cm2とし、Do６の部分は前記速度よりもより遅い
速度で走査して照射量を0.5nC／cm2〜５nC／cm2にする
ことによってなしうる。
メチルイソブチルケトン(MIBK)とイソプロピルアルコー
ル(IPA)の混合液でレジスト膜を現像すると第２図(c)に
示されるパターンが得られる。同図に符号８で示す範囲
はDa７で示した電子ビーム露光によって得られたレジス
ト膜５の開口、符号９で示す範囲はDo６で示した電子ビ
ーム露光によって得られたレジスト膜４の開口である。
なお、第２図(c)以下においてGaAs基板１は省略してあ
る。
ル(IPA)の混合液でレジスト膜を現像すると第２図(c)に
示されるパターンが得られる。同図に符号８で示す範囲
はDa７で示した電子ビーム露光によって得られたレジス
ト膜５の開口、符号９で示す範囲はDo６で示した電子ビ
ーム露光によって得られたレジスト膜４の開口である。
なお、第２図(c)以下においてGaAs基板１は省略してあ
る。
次に、第２図(d)に示される如く、開口９のレジスト膜
をマスクにしてウエットエッチングでゲートリセス10を
形成する。このゲートリセスは、活性層３を流れる電流
を遮断しうるに適する厚さの活性層を残すように形成す
る。次いで、Ａ，Ti，PtまたはAuの如きゲートメタル
材料11を蒸着する。
をマスクにしてウエットエッチングでゲートリセス10を
形成する。このゲートリセスは、活性層３を流れる電流
を遮断しうるに適する厚さの活性層を残すように形成す
る。次いで、Ａ，Ti，PtまたはAuの如きゲートメタル
材料11を蒸着する。
次に、リフトオフによってレジスト膜４，５を除去しレ
ジスト膜５の上のゲートメタル材料11を除去すると、第
２図(e)に示されるゲート12が得られる。
ジスト膜５の上のゲートメタル材料11を除去すると、第
２図(e)に示されるゲート12が得られる。
最後にソース電極13、ドレイン電極14を通常の技術で形
成して第１図に示されるGaAs MES FETを完成する。
成して第１図に示されるGaAs MES FETを完成する。
Ｔ字型断面ゲート12において、前記の如く上部寸法をL
u、下部寸法（ゲート長）をLbとし、第２図(b)に示され
る低照射量部分の一方の長さ（照射幅）をａとし、更
に前述の如く６で示すゲート露光の照射量をDo、７で示
す補助露光の照射量をDaとしたとき、本発明者の実施し
た実験の結果を第３図の線図に示す。なお、第３図にお
いて、横軸には照射量をnC／cmで示し、縦軸にはLb，Lu
をμｍで示し、実線曲線はゲート12の上部寸法、点線曲
線はゲート12の下部寸法を表示する。
u、下部寸法（ゲート長）をLbとし、第２図(b)に示され
る低照射量部分の一方の長さ（照射幅）をａとし、更
に前述の如く６で示すゲート露光の照射量をDo、７で示
す補助露光の照射量をDaとしたとき、本発明者の実施し
た実験の結果を第３図の線図に示す。なお、第３図にお
いて、横軸には照射量をnC／cmで示し、縦軸にはLb，Lu
をμｍで示し、実線曲線はゲート12の上部寸法、点線曲
線はゲート12の下部寸法を表示する。
曲線Ａはａ＝1.0μｍ、Da＝15μＣ／cm2、曲線Ｂは
ａ＝0.5μｍ、Da＝15μＣ／cm2、曲線Ｃはａ＝０、Da
＝０のときを、また曲線Ｄはａ＝1.0μｍ、Da＝15μ
Ｃ／cm2、曲線Ｅはａ＝0.5μｍ、Da＝15μＣ／cm2、
曲線Ｆはａ＝０、Da＝０のときの結果を表す。従来、
上部寸法は0.6μｍ、下部寸法は0.15μｍが限度であっ
たものが、同図の示す如く、上部寸法は1.5〜2.5μｍ
に、また下部寸法は0.1〜0.5μｍの範囲に形成可能であ
り、例えばLbを0.1μｍにしてLuを１μｍ以上にしうる
ことが確認された。このことは、従来に比べてゲート長
を短かくし、ゲート抵抗をゲート長が１μｍ台のときの
低い値になしうること、例えばゲート抵抗を25倍程度に
下げうることを示すものである。
ａ＝0.5μｍ、Da＝15μＣ／cm2、曲線Ｃはａ＝０、Da
＝０のときを、また曲線Ｄはａ＝1.0μｍ、Da＝15μ
Ｃ／cm2、曲線Ｅはａ＝0.5μｍ、Da＝15μＣ／cm2、
曲線Ｆはａ＝０、Da＝０のときの結果を表す。従来、
上部寸法は0.6μｍ、下部寸法は0.15μｍが限度であっ
たものが、同図の示す如く、上部寸法は1.5〜2.5μｍ
に、また下部寸法は0.1〜0.5μｍの範囲に形成可能であ
り、例えばLbを0.1μｍにしてLuを１μｍ以上にしうる
ことが確認された。このことは、従来に比べてゲート長
を短かくし、ゲート抵抗をゲート長が１μｍ台のときの
低い値になしうること、例えばゲート抵抗を25倍程度に
下げうることを示すものである。
以上説明したように本発明によれば、レジスト膜を２層
構造にし、上層レジスト膜を下層レジスト膜よりも感度
の大なるものとし、パターンデータに従い電子ビーム照
射の照射量を適宜変更することにより、上層レジスト膜
にはゲートの上部寸法に対応する大なる寸法の開口を、
また下層レジスト膜にはゲート長（ゲートの下部寸法）
に対応する小なる寸法の開口を形成し、これら開口を通
してゲートメタル材料を蒸着し、不要部分はリフトオフ
により取り去ることにより、従来例より小なるゲート長
で、従来例より大なる上部寸法（このことはゲート抵抗
の減少につながる）のＴ字型断面ゲートが形成されるの
で、特性に優れたGaAs MES FETなどの製造に有効であ
る。
構造にし、上層レジスト膜を下層レジスト膜よりも感度
の大なるものとし、パターンデータに従い電子ビーム照
射の照射量を適宜変更することにより、上層レジスト膜
にはゲートの上部寸法に対応する大なる寸法の開口を、
また下層レジスト膜にはゲート長（ゲートの下部寸法）
に対応する小なる寸法の開口を形成し、これら開口を通
してゲートメタル材料を蒸着し、不要部分はリフトオフ
により取り去ることにより、従来例より小なるゲート長
で、従来例より大なる上部寸法（このことはゲート抵抗
の減少につながる）のＴ字型断面ゲートが形成されるの
で、特性に優れたGaAs MES FETなどの製造に有効であ
る。
第１図(a)と(b)は本発明方法によって形成されるGaAs M
ES FETの平面図と断面図、第２図(a)，(c)，(d)，(e)は
本発明の方法を実施する工程における半導体装置要部の
断面図、第２図(b)は第２図(c)のパターンを得る電子ビ
ームの照射量を示す線図、第３図は本発明の方法におけ
る電子ビームの照射量とゲートの上部寸法および下部寸
法との関係を示す線図である。 図中、１は半絶縁性GaAs基板、２はノンドープGaAsバッ
ファ層、３はn-GaAs活性層、４は下層レジスト層、５は
上層レジスト層、６はゲートパターン電子ビーム露光を
示す線、７は電子ビーム補助露光を示す線、８は上層レ
ジスト膜の開口、９は下層レジスト膜の開口、10はゲー
トリセス、11はゲートメタル材料、12はゲート、13はソ
ース電極、14はドレイン電極、をそれぞれ示す。
ES FETの平面図と断面図、第２図(a)，(c)，(d)，(e)は
本発明の方法を実施する工程における半導体装置要部の
断面図、第２図(b)は第２図(c)のパターンを得る電子ビ
ームの照射量を示す線図、第３図は本発明の方法におけ
る電子ビームの照射量とゲートの上部寸法および下部寸
法との関係を示す線図である。 図中、１は半絶縁性GaAs基板、２はノンドープGaAsバッ
ファ層、３はn-GaAs活性層、４は下層レジスト層、５は
上層レジスト層、６はゲートパターン電子ビーム露光を
示す線、７は電子ビーム補助露光を示す線、８は上層レ
ジスト膜の開口、９は下層レジスト膜の開口、10はゲー
トリセス、11はゲートメタル材料、12はゲート、13はソ
ース電極、14はドレイン電極、をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 石割 秀敏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山本 純生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−105326（ＪＰ，Ａ) 特開 昭57−183037（ＪＰ，Ａ) 特開 昭56−23783（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板上に断面Ｔ字型電極を形成する方法に
して、 前記基板上に順に下層レジスト膜と該下層レジスト膜よ
りも感度の大なる上層レジスト膜を形成し、上層レジス
ト膜のみ露光し、下層レジスト膜を露光しない照射量に
よる電子ビーム露光と、下層レジスト膜露光する電子ビ
ーム露光を実行することにより、上層レジスト膜と下層
レジスト膜に前記電極の上部寸法と下部寸法にそれぞれ
対応する開口を形成し、これら開口を通して電極メタル
材料を蒸着し、リフトオフ法により電極以外のメタル材
料を除去することを特徴とするパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198804A JPH0630361B2 (ja) | 1984-09-21 | 1984-09-21 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198804A JPH0630361B2 (ja) | 1984-09-21 | 1984-09-21 | パターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177370A JPS6177370A (ja) | 1986-04-19 |
| JPH0630361B2 true JPH0630361B2 (ja) | 1994-04-20 |
Family
ID=16397187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198804A Expired - Lifetime JPH0630361B2 (ja) | 1984-09-21 | 1984-09-21 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630361B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2550412B2 (ja) * | 1989-05-15 | 1996-11-06 | ローム株式会社 | 電界効果トランジスタの製造方法 |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
| JP2736154B2 (ja) * | 1990-03-29 | 1998-04-02 | シャープ株式会社 | 電極の作製方法 |
| JP2735718B2 (ja) * | 1991-10-29 | 1998-04-02 | 三菱電機株式会社 | 化合物半導体装置及びその製造方法 |
| JP2626558B2 (ja) * | 1994-06-13 | 1997-07-02 | 日本電気株式会社 | Ｔ型ゲート電極の作製方法 |
| JP2746539B2 (ja) * | 1994-12-19 | 1998-05-06 | 韓國電子通信研究院 | 電界効果トランジスタのゲート形成方法とその形成領域の形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
| JPS5623783A (en) * | 1979-08-01 | 1981-03-06 | Matsushita Electronics Corp | Formation of electrode for semiconductor device |
| JPS57183037A (en) * | 1981-05-06 | 1982-11-11 | Nec Corp | Formation of pattern |
-
1984
- 1984-09-21 JP JP59198804A patent/JPH0630361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6177370A (ja) | 1986-04-19 |
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